半導體裝置及其製造方法與流程
2024-03-29 04:37:05
本發明是有關於半導體裝置及其製造方法，且特別是有關於一種高壓半導體裝置及其製造方法。
背景技術：
：高壓半導體裝置技術適用於高電壓與高功率的集成電路領域。傳統高壓半導體裝置可例如為垂直式擴散金屬氧化物半導體(verticallydiffusedmetaloxidesemiconductor，VDMOS)電晶體及水平擴散金屬氧化物半導體(laterallydiffusedmetaloxidesemiconductor，LDMOS)電晶體。高壓裝置技術的優點在於符合成本效益，且易相容於其它工藝，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通信、車用電子或工業控制等領域中。一般在製造此高壓半導體裝置時，會希望此高壓半導體裝置具有較大的擊穿電壓(punchthroughvoltage)以及較大的結擊穿電壓(junctionbreakdownvoltage)。然而，通常擊穿電壓與結擊穿電壓之間具有抵換(trade-off)的關係。亦即，當擊穿電壓提高時，結擊穿電壓會降低，反之，當結擊穿電壓提高時，擊穿電壓會降低。因此，業界亟須一種可大幅提高擊穿電壓，同時不影響或僅稍微影響結擊穿電壓的高壓半導體裝置。技術實現要素：本發明提供一種半導體裝置，包括：襯底，具有第一導電型，且襯底包括：高電位區(highsideregion)；低電位區(lowsideregion)；及隔離區，設於高電位區與低電位區之間，其中隔離區包括電位轉換區(levelshiftregion)以及連接區(connectionregion)，其中連接區設於電位轉換區與高電位區之間；外延層，設於襯底上，其中外延層具有第二導電型，且第一導電型與第二導電型不同；第二導電型第一埋藏層，設於高電位區中的襯底與外延層的交界處，其中第二導電型第一埋藏層具有第二導電型；第二導 電型第二埋藏層，設於電位轉換區中的襯底與外延層的交界處，其中第二導電型第二埋藏層具有第二導電型；第一導電型第一底摻雜區，設於連接區中的襯底與外延層的交界處，其中第一導電型第一底摻雜區具有第一導電型；第一導電型第二底摻雜區，設於襯底與外延層的交界處，且第一導電型第二底摻雜區是對應電位轉換區與低電位區的交界設置，且第一導電型第二底摻雜區具有第一導電型；第一導電型第一頂摻雜區，設於連接區的外延層中，其中第一導電型第一頂摻雜區具有第一導電型且直接接觸第一導電型第一底摻雜區；第一導電型第二頂摻雜區，設於外延層中，其中第一導電型第二頂摻雜區是對應電位轉換區與低電位區的交界設置，且第一導電型第二頂摻雜區具有第一導電型且直接接觸第一導電型第二底摻雜區；至少一個第二導電型第一摻雜區，設於連接區的外延層中，其中第二導電型第一摻雜區具有第二導電型，且第二導電型第一摻雜區設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中；第一導電型體區，設於電位轉換區的外延層中，其中第一導電型體區具有第一導電型；第一導電型摻雜區，設於電位轉換區的外延層中，其中第一導電型摻雜區具有第一導電型；源極區，設於第一導電型體區中；漏極區，設於電位轉換區的外延層中；第二導電型第二摻雜區，設於高電位區的外延層中，且該第二導電型第二摻雜區具有該第二導電型；柵極電極，設於外延層上；源極電極，電連接源極區；及漏極電極，電連接漏極區，並自電位轉換區延伸經過連接區至高電位區。本發明更提供一種半導體裝置的製造方法，包括：提供襯底，襯底具有第一導電型，且襯底包括：高電位區(highsideregion)；低電位區(lowsideregion)；及隔離區，設於高電位區與低電位區之間，其中隔離區包括電位轉換區(levelshiftregion)以及連接區(connectionregion)，其中連接區設於電位轉換區與高電位區之間；形成第二導電型第一埋藏層於高電位區的襯底中，其中第二導電型第一埋藏層具有第二導電型，且第一導電型與第二導電型不同；形成第二導電型第二埋藏層於電位轉換區的襯底中，其中第二導電型第二埋藏層具有第二導電型；形成第一導電型第一底摻雜區於連接區的襯底中，其中第一導電型第一底摻雜區具有第一導電型；形成第一導電型第二底摻雜區於襯底中，其中第一導電型第二底摻雜區是對應電位轉換區與低電位區的交界設置，且第一導電型第二底摻雜區具有第一導電型；形成外延層於襯底上，其中外延層具有第二導電型，且第二導電型第一埋藏層、第二導電型第二埋藏層、第一導電型第一底摻雜區及第一導電型第二底摻雜區延伸進入外延層中；形成至少一個第二導 電型第一摻雜區於連接區的外延層中，其中第二導電型第一摻雜區具有第二導電型；形成第一導電型第一頂摻雜區於連接區的外延層中，第一導電型第一頂摻雜區具有第一導電型且直接接觸第一導電型第一底摻雜區，其中第二導電型第一摻雜區設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中；形成第一導電型第二頂摻雜區於外延層中，其中第一導電型第二頂摻雜區是對應電位轉換區與低電位區的交界設置，且第一導電型第二頂摻雜區具有第一導電型且直接接觸第一導電型第二底摻雜區；形成第一導電型體區於電位轉換區的外延層中，其中第一導電型體區具有第一導電型；形成第一導電型摻雜區於電位轉換區的外延層中，其中第一導電型摻雜區具有第一導電型；形成柵極電極於外延層上；形成源極區於第一導電型體區中；形成漏極區於電位轉換區的外延層中；形成第二導電型第二摻雜區於高電位區的外延層中，其中該第二導電型第二摻雜區具有該第二導電型；形成源極電極，電連接源極區；及形成漏極電極，電連接漏極區，並自電位轉換區延伸經過連接區至高電位區。為讓本發明的特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。附圖說明圖1-圖9是本發明實施例的半導體裝置在其製造方法中各階段的剖面圖。圖10是本發明另一實施例的半導體裝置的剖面圖。圖11是本發明又一實施例的半導體裝置的剖面圖。圖12是本發明再一實施例的半導體裝置的剖面圖。附圖標號100襯底；102高電位區；104低電位區；106隔離區；108電位轉換區；110連接區；112第二導電型第一埋藏層；114第二導電型第二埋藏層；116第一導電型第一底摻雜區；118第一導電型第二底摻雜區；120交界；122外延層；122A頂面；124交界處；126第二導電型第一摻雜區；126A第二導電型第一摻雜區；126B第二導電型第一摻雜區；128第一導電型第一頂摻雜區；130第一導電型第二頂摻雜區；132漏極預定區；134掩膜層；136開口；138開口；140柵極預定區；142第一導電型體區；144摻雜區；146重疊區域；148第一導電型摻雜區；150柵極介電層；152柵極電極；154源極區；156漏極區；158第二導電型第二摻雜區；160層間介電層；162源極電極；164漏極電極；166連接部；200半導體裝置；H1厚度；H2厚度。具體實施方式以下針對本發明的半導體裝置及其製造方法作詳細說明。應了解的是，以下的敘述提供許多不同的實施例或例子，用以實施本發明的不同樣態。以下所述特定的元件及排列方式僅為簡單描述本發明。當然，這些僅用以舉例而非本發明的限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間具有任何關聯性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸的情形。或者，亦可能間隔有一或更多其它材料層的情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。必須了解的是，為特別描述或圖示的元件可以此技術人士所熟知的各種形式存在。此外，當某層在其它層或襯底「上」時，有可能是指「直接」在其它層或襯底上，或指某層在其它層或襯底上，或指其它層或襯底之間夾設其它層。此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。在此，「約」、「大約」的用語通常表示在一給定值或範圍的20％之內，較佳是10％之內，且更佳是5％之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」的含義。本發明實施例是利用於連接區的第一導電型第一頂摻雜區或第一導電型第一底摻雜區中設置至少一個第二導電型第一摻雜區，使半導體裝置可大幅提高擊穿電壓且同時不影響或僅稍微影響其結擊穿電壓。此外，此配置亦可減少裝置的漏電流、提升裝置的結構可靠度及工藝可靠度。圖1-圖9是本發明實施例的半導體裝置在其製造方法中各階段的剖面圖。首先，參見圖1，提供襯底100，此襯底100具有第一導電型。在一實施例中，此襯底100 為輕摻雜第一導電型，例如，當此第一導電型為P型時，此襯底100可為輕摻雜P型襯底。在所述實施例中，「輕摻雜」意指約1011/cm3-1013/cm3的摻雜濃度，例如為約1012/cm3的摻雜濃度。然而，本領域技術人員可了解的是，「重摻雜」的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，「重摻雜」的定義當視可技術內容重新評估，而不受限於在此所舉的實施例。此襯底100可包括：單晶結構、多晶結構或非晶結構的矽或鍺的元素半導體；氮化鎵(GaN)、碳化矽(siliconcarbide)、砷化鎵(galliumarsenic)、磷化鎵(galliumphosphide)、磷化銦(indiumphosphide)、砷化銦(indiumarsenide)或銻化銦(indiumantimonide)等化合物半導體；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半導體或其它適合的材料及/或上述組合。此外，如圖1所示，襯底100包括高電位區(highsideregion)102、低電位區(lowsideregion)104及設於高電位區102與低電位區104之間的隔離區106。此隔離區106包括電位轉換區(levelshiftregion)108以及連接區(connectionregion)110，且此連接區110設於電位轉換區108與高電位區102之間。在一實施例中，此電位轉換區108可包括橫向擴散金屬氧化物半導體區(laterallydiffusedmetaloxidesemiconductorregion，LDMOSregion)。此高電位區102是用以電連接至裝置中以高電壓操作的部分，而低電位區104是用以電連接至裝置中以低電壓操作的部分。而隔離區106是用以在橫向擴散金屬氧化物半導體的柵極設於關閉狀態時，電性隔離上述高電位區102及低電位區104。此外，當橫向擴散金屬氧化物半導體的柵極設於開通狀態時，其可傳遞高電位區102與低電位區104之間的信號。接著，參見圖1，形成第二導電型第一埋藏層112於高電位區102的襯底100中，並形成第二導電型第二埋藏層114於橫向擴散金屬氧化物半導體區的襯底100中。此第二導電型第一埋藏層112與第二導電型第二埋藏層114具有第二導電型，且第一導電型與第二導電型不同。此第二導電型第一埋藏層112與第二導電型第二埋藏層114可通過離子注入步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型第一埋藏層112與第二導電型第二埋藏層114的區域注入磷離子或砷離子以形成第二導電型第一埋 藏層112與第二導電型第二埋藏層114。此外，在一實施例中，此第二導電型第一埋藏層112與第二導電型第二埋藏層114可通過同一道離子注入步驟形成。然而，在其它實施例中，此第二導電型第一埋藏層112與第二導電型第二埋藏層114亦可分別通過兩道離子注入步驟形成。此外，應注意的是，在所述實施例中，若無特別指名「輕摻雜」或「重摻雜」，則「摻雜」意指約1014/cm3-1016/cm3的摻雜濃度，例如為約1015/cm3的摻雜濃度。換言之，在一些實施例中，上述第二導電型第一埋藏層112與第二導電型第二埋藏層114的摻雜濃度可為約1014/cm3-1016/cm3的摻雜濃度，例如為約1015/cm3。然而，本領域技術人員可了解的是，「摻雜」的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，「摻雜」的定義當視可技術內容重新評估，而不受限於在此所舉的實施例。此外，在一些實施例中，上述第二導電型第一埋藏層112可部分延伸至連接區110中。上述第二導電型第二埋藏層114是對應後續設於橫向擴散金屬氧化物半導體區中的漏極區設置，且在一些實施例中，此第二導電型第二埋藏層114亦可部分延伸至連接區110中。接著，參見圖2，形成第一導電型第一底摻雜區116於連接區110的襯底100中，並形成第一導電型第二底摻雜區118於襯底100中，且此第一導電型第二底摻雜區118是對應橫向擴散金屬氧化物半導體區與低電位區104的交界120設置。此外，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118皆向下延伸超過第二導電型第一埋藏層112與第二導電型第二埋藏層114的底部。此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118皆具有第一導電型。此外，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118可通過離子注入步驟形成。例如，在一實施例中，當此第二導電型為P型時，可於預定形成第一導電型第一底摻雜區116與第一導電型第二底摻雜區118的區域注入硼離子、銦離子或二氟化硼離子(BF2+)以形成此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118。此外，在一實施例中，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118可通過同一道離子注入步驟形成。然而，在其它實施例中，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118亦可分別通過兩道離子注入步驟形成。接著，參見圖3，形成外延層122於襯底100上，其中外延層122具有第二導電型。在一些實施例中，外延層122為輕摻雜第二導電型。此外延層122可包括矽、鍺、矽與鍺、III-V族化合物或上述的組合。此外延層122可通過外延成長(epitaxialgrowth)工藝形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相外延法(MOVPE)、等離子體增強型化學氣相沉積法(plasma-enhancedCVD)、遙控等離子體化學氣相沉積法(RP-CVD)、分子束外延法(MBE)、氫化物氣相外延法(HVPE)、液相外延法(LPE)、氯化物氣相外延法(Cl-VPE)或類似的方法形成。在一實施例中，當此第一導電型為N型時，外延層122為N型輕摻雜外延層。其可通過在沉積外延層122時，於反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜，或者，亦可先沉積未摻雜的外延層122後，再以磷離子或砷離子進行離子注入。此外，在形成外延層122的過程中，上述第二導電型第一埋藏層112、第二導電型第二埋藏層114、第一導電型第一底摻雜區116及第一導電型第二底摻雜區118會延伸進入外延層122中。詳細而言，上述第二導電型第一埋藏層112、第二導電型第二埋藏層114、第一導電型第一底摻雜區116及第一導電型第二底摻雜區118會自襯底100中延伸進入外延層122中。換言之，第二導電型第一埋藏層112設於高電位區102中的襯底100與外延層122的交界處124，第二導電型第二埋藏層114設於橫向擴散金屬氧化物半導體區中的襯底100與外延層122的交界處124，第一導電型第一底摻雜區116設於連接區110中的襯底100與外延層122的交界處124，而第一導電型第二底摻雜區118設於襯底100與外延層122的交界處124，且此第一導電型第二底摻雜區118是對應橫向擴散金屬氧化物半導體區與低電位區104的交界120設置。此外，在一些實施例中，如圖3所示，此第一導電型第一底摻雜區116與第一導電型第二底摻雜區118皆向上延伸超過第二導電型第一埋藏層112與第二導電型第二埋藏層114的頂部。接著，參見圖4，形成至少一個第二導電型第一摻雜區126於連接區110的外延層122中，此第二導電型第一摻雜區126具有第二導電型。此第二導電型第一摻雜區126可通過上述的離子注入步驟形成。接著，參見圖5，形成第一導電型第一頂摻雜區128於連接區110的外延層122 中，並形成第一導電型第二頂摻雜區130於外延層122中。此第一導電型第一頂摻雜區128具有第一導電型，且直接接觸第一導電型第一底摻雜區116。而此第一導電型第二頂摻雜區130是對應橫向擴散金屬氧化物半導體區與低電位區104的交界120設置，且此第一導電型第二頂摻雜區130具有第一導電型，且直接接觸第一導電型第二底摻雜區118，如圖5所示。在一些實施例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130為重摻雜第一導電型。在所述實施例中，「重摻雜」意指超過約1019/cm3的摻雜濃度，例如為約1019/cm3至約1021/cm3的摻雜濃度。然而，本領域技術人員可了解的是，「重摻雜」的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，「重摻雜」的定義當視可技術內容重新評估，而不受限於在此所舉的實施例。此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130可通過上述的離子注入步驟形成。且在一實施例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130可通過同一道離子注入步驟形成。然而，在其它實施例中，此第一導電型第一頂摻雜區128與第一導電型第二頂摻雜區130亦可分別通過兩道離子注入步驟形成。詳細而言，如圖5所示，此第一導電型第一頂摻雜區128是自外延層122的頂面122A向下延伸並直接接觸第一導電型第一底摻雜區116。而第一導電型第二頂摻雜區130是自外延層122的頂面122A向下延伸並直接接觸第一導電型第二底摻雜區118。在後續設於橫向擴散金屬氧化物半導體區中的橫向擴散金屬氧化物半導體的柵極處於關閉狀態時，此第一導電型第一頂摻雜區128、第一導電型第一底摻雜區116、第一導電型第二頂摻雜區130及第一導電型第二底摻雜區118可電性隔離高電位區102與低電位區104。此外，第二導電型第一摻雜區126設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中。例如，在一些實施例中，如圖5所示，第二導電型第一摻雜區126設於第一導電型第一頂摻雜區128中。通過將第二導電型第一摻雜區126設於第一導電型第一頂摻雜區128中，可在第一導電型第一頂摻雜區128中形成空乏區，增加隔離區106的電性隔離能力，故可降低裝置的漏電流。此外，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故即使第一導電型第一頂摻雜區128或第一導電型第一底摻雜 區116因工藝的變異而造成其寬度變化(例如寬度變小)，此半導體裝置仍可運作，而不會因第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116寬度變小而在裝置運作時造成該處的結擊穿。因此，本發明亦可提升裝置的工藝可靠度。此外，裝置的擊穿電壓(punchthroughvoltage)是指使電流由漏極區(位置如圖5所示的漏極預定區132)擊穿並通過第二導電型第二埋藏層114所需的電壓，而結擊穿電壓(junctionbreakdownvoltage)是指電流橫向穿過第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116所需的電壓。通常，上述擊穿電壓與結擊穿電壓之間具有抵換(trade-off)的關係。然而，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故本發明的半導體裝置在增加第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第一導電型離子濃度時，可大幅增加上述擊穿電壓(例如，在一實施例中，由51V增加至82V)，且可僅造成擊穿電壓的些微減少(例如，在一實施例中，由1315V降低至1254V)。此外，第二導電型第一摻雜區126可使半導體裝置的外延層122的頂面122A更不易產生擊穿，故亦可增加裝置的結構可靠度。此外，在一些實施例中，如圖5所示，第二導電型第一摻雜區126可直接接觸外延層122的頂面122A。然而，在其它實施例中，此第二導電型第一摻雜區126亦可不直接接觸外延層122的頂面122A。應注意的是，除上述圖5所示的實施例以外，本發明的第二導電型第一摻雜區亦可有其它數量及配置，如圖10-圖12的實施例所示。故本發明的範圍並不以圖5所示的實施例為限。此外，第二導電型第一摻雜區126不直接接觸第一導電型第一頂摻雜區128的邊緣及第一導電型第一底摻雜區116的邊緣。換言之，此第二導電型第一摻雜區126不延伸超出第一導電型第一頂摻雜區128的邊緣及第一導電型第一底摻雜區116的邊緣。此外，第二導電型第一摻雜區126的厚度H1小於第一導電型第一頂摻雜區128的厚度H2。此厚度H1為厚度H2的約0.2-0.4倍(H1＝0.2×H2～0.4×H2)，例如為約0.25-0.35倍(H1＝0.25×H2～0.35×H2)。需注意的是，第二導電型第一摻雜區126的厚度H1是指第二導電型第一摻雜區126的頂部至底部的最大距離。在第二導電型第一摻雜區126直接接觸外延層122的頂面122A的實施例中，如圖5所示，第二導電型第一摻雜區126的厚度H1亦為外延層122的頂面122A至第二導電型第一摻雜區126 的底部的最大距離。然而，需注意的是，在其它實施例中，若第二導電型第一摻雜區126並未直接接觸外延層122的頂面122A，則第二導電型第一摻雜區126的厚度H1並非外延層122的頂面122A至第二導電型第一摻雜區126的底部的最大距離。之後，請參照圖6，在外延層122上形成圖案化掩膜層134。掩膜層134在橫向擴散金屬氧化物半導體區中具有一開口136及多個開口138。上述開口138之間的間距(即兩開口138之間的圖案化掩膜層134的寬度)自柵極預定區140至漏極預定區132(圖式為由左至右)漸減。此掩膜層134可為硬掩膜層(hardmask)或光刻膠層。硬掩膜層的材質例如是氮化矽，形成的方法例如是經由化學氣相沉積法沉積掩膜材料層，然後以光刻與刻蝕法將其圖案化。若採用光刻膠材料作為掩膜層，且可直接以光刻的方式將其圖案化。接著，以掩膜層134作為離子植入掩膜，進行離子注入工藝以摻雜第一導電型摻質，於開口136下方的外延層122中形成第一導電型體區142，並於多個開口138下方的外延層122中形成多個摻雜區144。如圖6的實施例所示，相鄰的摻雜區144在對應圖案化掩膜層134下方彼此重疊，而形成重疊區域146。重疊區域146的大小與相鄰的兩個開口138之間的間距(即圖案化掩膜層134)有關。然後，請參照圖7，移除掩膜層134。之後進行退火步驟。在進行退火步驟時，重疊區域146會均勻的擴散，而與非重疊區域共同形成第一導電型摻雜區148。退火步驟的溫度例如是900攝氏度至1150攝氏度。此第一導電型摻雜區148的底部輪廓平滑，且其濃度自柵極預定區140至漏極預定區132漸減(圖式為由左至右)。在一些實施例中，第一導電型摻雜區148的摻質濃度梯度呈線性。亦即，自柵極預定區140至漏極預定區132(圖式為由左至右)的摻質濃度呈線性漸減。第一導電型摻雜區148自柵極預定區140至漏極預定區132(圖式為由左至右)深度漸減，且第一導電型摻雜區148的底部的輪廓平滑，大致呈線性。此外，通過前述掩膜開口大小以及間距的調控，可形成不同的摻質濃度梯度。在一些實施例中，第一導電型摻雜區148在接近柵極預定區140的摻質劑量為約5×1012/cm3～5×1013/cm3，深度為約2μm～3μm，而在接近漏極預定區132的摻質劑量為3×1011/cm3～5×1012/cm3，深度為0.3μm～1μm。換言之，上述第一導電型摻雜區148是形成於橫向擴散金屬氧化物半導體區的外 延層122中，且是形成於後續的柵極(亦即柵極預定區140)與漏極區(亦即漏極預定區132)之間。且此第一導電型摻雜區148具有第一導電型。此外，上述第一導電型體區142是形成於橫向擴散金屬氧化物半導體區的外延層122中，且設於後續的柵極(亦即柵極預定區140)下。此第一導電型體區142具有第一導電型，且在一些實施例中，部分第一導電型體區142與部分第一導電型第二頂摻雜區130，如圖7中的虛線所表示。此外，在一些實施例中，如圖7所示，第一導電型體區142並未直接接觸第一導電型摻雜區148，且第一導電型摻雜區148並未直接接觸第一導電型第一頂摻雜區128與第一導電型第一底摻雜區116。此外，雖然在圖6-圖7所示的實施例中，第一導電型體區142與第一導電型摻雜區148是通過同一道離子注入步驟形成。然而，在其它實施例中，此第一導電型體區142與第一導電型摻雜區148亦可分別通過兩道離子注入步驟形成。本發明的範圍並不以圖6-圖7所示的實施例為限。接著，參見圖8，形成柵極介電層150於外延層122上，並形成柵極電極152於柵極介電層150上(亦可視為設於外延層122上)。在一實施例中，可先依序毯覆性沉積一柵極介電層150及位於其上的導電材料層於外延層122的頂面122A上，再將此導電材料層經光刻與刻蝕工藝圖案化以形成柵極電極152。上述柵極介電層150可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高介電常數(high-k)介電材料或其它任何適合的介電材料或上述的組合。此高介電常數(high-k)介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它適當材料的其它高介電常數介電材料或上述組合。此介電材料層可通過化學氣相沉積法(CVD)或旋轉塗布法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(lowpressurechemicalvapordeposition，LPCVD)、低溫化學氣相沉積法(lowtemperaturechemicalvapordeposition，LTCVD)、快速升溫化學氣相沉積法(rapidthermalchemicalvapordeposition，RTCVD)、等離子體輔助化學氣相沉 積法(plasmaenhancedchemicalvapordeposition，PECVD)、原子層化學氣相沉積法的原子層沉積法(atomiclayerdeposition，ALD)或其它常用的方法。例如，在一些實施例中，此柵極介電層150例如可為等離子體化學氣相沉積法(PE-CVD)所形成的氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度等離子體所沉積的氧化矽(HDP-SiO2)、臭氧-四乙氧基矽烷(O3-TEOS)所沉積的氧化矽等。前述導電材料層的材料(亦即柵極電極152的材料)可為多晶矽、一種或多種金屬、金屬氮化物、導電金屬氧化物或上述的組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenumnitride)、氮化鎢(tungstennitride)、氮化鈦(titaniumnitride)以及氮化鉭(tantalumnitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(rutheniumoxide)以及銦錫金屬氧化物(indiumtinoxide)。此導電材料層的材料可通過前述的化學氣相沉積法(CVD)、濺射法、電阻加熱蒸發法、電子束蒸發法或其它任何適合的沉積方式形成，例如，在一實施例中，可用低壓化學氣相沉積法(LPCVD)在525℃～575℃之間沉積而製得多晶矽導電材料層，其厚度範圍可為約至約此外，柵極電極152的頂部可更包括一金屬矽化物層，此金屬矽化物可包括但不限於矽化鎳(nickelsilicide)、矽化鈷(cobaltsilicide)、矽化鎢(tungstensilicide)、矽化鈦(titaniumsilicide)、矽化鉭(tantalumsilicide)、矽化鉑(platinumsilicide)以及矽化鉺(erbiumsilicide)。接著，於外延層122中形成源極區154、漏極區156及第二導電型第二摻雜區158。詳細而言，源極區154是形成於第一導電型體區142中，漏極區156是形成於橫向擴散金屬氧化物半導體區的外延層122中，而第二導電型第二摻雜區158於高電位區102的外延層122中。在一些實施例中，此源極區154、漏極區156及第二導電型第二摻雜區158可為重摻雜第二導電型。此源極區154、漏極區156及第二導電型第二摻雜區158可通過上述離子注入步驟形成，且在一些實施例中，此源極區154、漏極區156及第二導電型第二摻雜區158可通過同一道離子注入步驟形成。然而，在其它實施例中，此源極區154、漏極區156及第二導電型第二摻雜區158亦可通過不同的離子注入步驟形成。此外，如圖8的實施例所示，源極區154並未直接接觸第一導電型體區142的邊 緣，亦即，此源極區154不延伸超出第一導電型體區142的邊緣。此外，柵極電極152設於源極區154與第一導電型體區142之上，且源極區154與第一導電型體區142之間具有一通道區，此柵極電極152設於此通道區之上。此外，在一些實施例中，第一導電型摻雜區148設於柵極電極152與漏極區156之間，且不直接接觸漏極區156。接著，參見圖9，形成層間介電層(ILD)160於柵極介電層150及柵極電極152上。此層間介電層(ILD)160可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)或其它任何適合的介電材料或上述的組合。層間介電層(ILD)160可通過前述的化學氣相沉積法(CVD)或旋轉塗布法以及圖案化步驟形成。接著，形成電連接源極區154的源極電極162，以及形成電連接漏極區156的漏極電極164。此外，此漏極電極164是自橫向擴散金屬氧化物半導體區延伸經過連接區110至高電位區102，並電連接此高電位區102。而上述源極電極162是電連接至低電位區104。上述源極電極162與漏極電極164可通過以下步驟形成。首先，以光刻刻蝕步驟於層間介電層160與柵極介電層150中對應源極區154與漏極區156的區域形成兩開口。接著，毯覆性沉積一導電材料層於層間介電層160上，此導電材料層亦填入上述開口中。之後，將此導電材料層經光刻與刻蝕工藝圖案化以形成源極電極162與漏極電極164。此源極電極162填入上述對應源極區154的開口並電連接源極區154。此漏極電極164填入上述對應漏極區156的開口並電連接漏極區156。上述源極電極162與漏極電極164的材料可分別獨立地包括銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述的合金、上述的組合或其它導電性佳的金屬材料。於其它實施例中，上述源極電極162與漏極電極164的材料可為一非金屬材料，只要使用的材料具有導電性即可。此源極電極162與漏極電極164的材料可通過前述的化學氣相沉積法(CVD)、濺射法、電阻加熱蒸發法、電子束蒸發法或其它任何適合的沉積方式形成。在一些實施例中，上述源極電極162與漏極電極164的材料可相同，且可通過同一道沉積步驟形成。然而，在其它實施例中，上述源極電極162與漏極電極164亦可通過不同的沉積步驟形成，且其材料可彼此不同。繼續參見圖9，本發明提供一種半導體裝置200，包括具有第一導電型的襯底100，且此襯底100包括高電位區102(highsideregion)、低電位區104(lowsideregion)及隔 離區106。此隔離區106設於高電位區102與低電位區104之間。此隔離區106包括電位轉換區108(levelshiftregion)以及連接區110(connectionregion)，且此連接區110設於電位轉換區108與高電位區102之間。在一實施例中，此電位轉換區108可包括橫向擴散金屬氧化物半導體區(laterallydiffusedmetaloxidesemiconductorregion，LDMOSregion)。此半導體裝置200更包括設於襯底100上的外延層122，此外延層122具有第二導電型，且第一導電型與第二導電型不同。此半導體裝置200更包括設於高電位區102中的襯底100與外延層122的交界處124的第二導電型第一埋藏層112，此第二導電型第一埋藏層112具有第二導電型。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區中的襯底100與外延層122的交界處124的第二導電型第二埋藏層114，此第二導電型第二埋藏層114具有第二導電型。此半導體裝置200更包括設於連接區110中的襯底100與外延層122的交界處124的第一導電型第一底摻雜區116，此第一導電型第一底摻雜區116具有第一導電型。此外，此半導體裝置200更包括設於襯底100與外延層122的交界處124的第一導電型第二底摻雜區118，且此第一導電型第二底摻雜區118是對應橫向擴散金屬氧化物半導體區與低電位區104的交界120設置，且第一導電型第二底摻雜區118具有第一導電型。此半導體裝置200更包括設於連接區110的外延層122中的第一導電型第一頂摻雜區128，此第一導電型第一頂摻雜區128具有第一導電型且直接接觸第一導電型第一底摻雜區116。此半導體裝置200更包括設於外延層122中的第一導電型第二頂摻雜區130，此第一導電型第二頂摻雜區130是對應橫向擴散金屬氧化物半導體區與低電位區104的交界120設置，且此第一導電型第二頂摻雜區130具有第一導電型且直接接觸第一導電型第二底摻雜區118。此半導體裝置200更包括至少一個第二導電型第一摻雜區126，設於連接區110的外延層122中，此第二導電型第一摻雜區126具有第二導電型，且第二導電型第一摻雜區126設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區的外延層122中的第一導電型體區142，此第一導電型體區142具有第一導電型。此半導體裝置200更包括設於橫向擴散金屬氧化物半導體區的外延層122中的第一導電型摻雜區148，此第一導電型摻雜區148具有第一導電型。此半導體裝置200更包括設於第一導電型體區142中的源極區154，設於橫向擴散金屬氧化物半導體區的外延層122中的漏極區156，以及設於高電位區102的外延層122中的第二導電型第二摻雜區158。此半導體裝置200更包括設於外延層122上的柵極電極152，電連接源極區154的源極電極162，以及電連接漏極區156的漏極電極164。此漏極電極164更自橫向擴散金屬氧化物半導體區延伸經過連接區110至高電位區102。此外，如圖9所示，由於設於第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第二導電型第一摻雜區126可增加電性隔離能力，故本發明的半導體裝置可通過增加第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116中的第一導電型離子濃度，以大幅增加裝置的擊穿電壓(punchthroughvoltage，使電流由漏極區156向下擊穿並通過第二導電型第二埋藏層114所需的電壓)，且可僅造成結擊穿電壓(junctionbreakdownvoltage，電流穿過第一導電型第一頂摻雜區128或第一導電型第一底摻雜區116所需的電壓)的些微減少。表1結擊穿電壓(V)擊穿電壓(V)比較例131551實施例125482例如，由電腦軟體(TechnologyComputerAidedDesign，TCAD)模擬所得的比較例(不具有設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區)與實施例(具有設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區)的擊穿電壓與結擊穿電壓是表示於上表1。由表1可知，通過於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中設置第二導電型第一摻雜區，可大幅提升擊穿電壓(例如，由51V增加至82V)，且僅造成結擊穿電壓的些微減少(例如，由1315V些微降低至1254V)。此外，應注意的是，除上述圖1-圖9所示的實施例以外，本發明的第二導電型第一摻雜區亦可有其它數量及配置，如圖10-圖12的實施例所示。故本發明的範圍並不以圖1-圖9所示的實施例為限。應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似的標號表 示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。參見圖10，該圖為本發明另一實施例的半導體裝置的剖面圖。圖10所示的實施例與前述圖1-圖9的實施例的差別在於半導體裝置200包括多個第二導電型第一摻雜區126(例如兩個第二導電型第一摻雜區126)，且多個第二導電型第一摻雜區126皆設於第一導電型第一頂摻雜區128中。此外，在圖10所示的實施例中，位於最上方的第二導電型第一摻雜區126並未接觸外延層122的頂面122A。參見圖11，該圖為本發明另一實施例的半導體裝置的剖面圖。圖11所示的實施例與前述圖1-圖10的實施例的差別在於多個第二導電型第一摻雜區126因擴散而彼此連接，且兩個相鄰的第二導電型第一摻雜區126之間的連接部166的摻雜濃度低於第二導電型第一摻雜區126的摻雜濃度。參見圖12，該圖為本發明另一實施例的半導體裝置的剖面圖。圖12所示的實施例與前述圖1-圖11的實施例的差別在於半導體裝置200包括多個第二導電型第一摻雜區126，且至少一個第二導電型第一摻雜區126(例如第二導電型第一摻雜區126A)設於第一導電型第一頂摻雜區128中，而至少另一個第二導電型第一摻雜區126(例如第二導電型第一摻雜區126B)設於第一導電型第一底摻雜區116中。此外，在一些實施例中，設於第一導電型第一頂摻雜區128中的第二導電型第一摻雜區126A的摻雜濃度與設於第一導電型第一底摻雜區116中的第二導電型第一摻雜區126B的摻雜濃度不同。例如，在一些實施例中，由於第一導電型第一頂摻雜區128為重摻雜第一導電型(摻雜濃度為超過約1019/cm3，例如為約1019/cm3至約1021/cm3)，而第一導電型第一底摻雜區116僅為第一導電型(摻雜濃度為約1014/cm3-1016/cm3，例如為約1015/cm3)，故設於第一導電型第一頂摻雜區128中的第二導電型第一摻雜區126A的第二導電型摻質被中和的較多，故此第二導電型第一摻雜區126A的摻雜濃度較低。而設於第一導電型第一底摻雜區116中的第二導電型第一摻雜區126B的第二導電型摻質被中和的較少，故此第二導電型第一摻雜區126B的摻雜濃度較高。因此，在一些實施例中，第二導電型第一摻雜區126B的摻雜濃度高於第二導電型第一摻雜區126A的摻雜濃度。此外，應注意的是，雖然在以上的實施例中，皆以第一導電型為P型，第二導電 型為N型說明，然而，此
技術領域：
中技術人員當可理解第一導電型亦可為N型，而此時第二導電型則為P型。綜上所述，通過將第二導電型第一摻雜區設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中，可增加隔離區的電性隔離能力，故可降低裝置的漏電流。此外，由於設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區可增加電性隔離能力，故即使第一導電型第一頂摻雜區或第一導電型第一底摻雜區因工藝的變異而造成其寬度變化(例如寬度變小)，此半導體裝置仍可運作，而不會因第一導電型第一頂摻雜區或第一導電型第一底摻雜區寬度變小而在裝置運作時造成該處的結擊穿。因此，本發明亦可提升裝置的工藝可靠度。此外，由於設於第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第二導電型第一摻雜區可增加電性隔離能力，故本發明的半導體裝置可通過增加第一導電型第一頂摻雜區或第一導電型第一底摻雜區中的第一導電型離子濃度，以大幅增加上述擊穿電壓，且可僅造成擊穿電壓的些微減少。此外，第二導電型第一摻雜區可使半導體裝置的外延層的上表面更不易產生擊穿，故亦可增加裝置的結構可靠度。雖然本發明的實施例及其優點已揭露如上，但應該了解的是，任何所屬
技術領域：
中技術人員，在不脫離本發明的精神和範圍內，當可作更動、替代與潤飾。此外，本發明的保護範圍並未局限於說明書內所述特定實施例中的工藝、機器、製造、物質組成、裝置、方法及步驟，任何所屬
技術領域：
中技術人員可從本發明揭示內容中理解現行或未來所發展出的工藝、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明使用。因此，本發明的保護範圍包括上述工藝、機器、製造、物質組成、裝置、方法及步驟。另外，每一權利要求構成個別的實施例，且本發明的保護範圍也包括各個權利要求及實施例的組合。當前第1頁1 2 3