場效應電晶體的柵電極的製作方法
2024-03-30 14:33:05
場效應電晶體的柵電極的製作方法
【專利摘要】本發明涉及一種場效應電晶體的柵電極。場效應電晶體的示例性結構包括襯底；柵電極，位於具有第一頂面和側壁的襯底的上方；源極/漏極(S/D)區，至少部分設置在柵電極一側的襯底中；間隔件，位於分布在柵電極和S/D區之間的側壁上；以及接觸蝕刻停止層(CESL)，緊鄰間隔件且進一步包括在S/D區上方延伸的部分，其中，該部分的第二頂面與第一頂面基本共面。
【專利說明】場效應電晶體的柵電極
【技術領域】
[0001]本發明涉及集成電路製造，更具體地，涉及一種具有柵電極的場效應電晶體。
【背景技術】
[0002]在一些集成電路(IC)設計中，隨著技術節點的縮小，一直期望用金屬柵電極代替典型的多晶矽柵電極，以隨著減小的特徵尺寸來改善器件性能。一種形成金屬柵極結構的工藝被稱為「後柵極」工藝，其中，「後」製造最終的柵極結構，從而允許減少包括在電極形成之後必須實施的高溫處理的後續工藝的數量。此外，隨著電晶體尺寸減小，柵極氧化物的厚度也必須減小，以通過減小的柵極長度保證性能。為了降低柵極漏電，還使用高介電常數(高k)柵極介電層，從而允許較大物理厚度而保持與較大的技術節點中所使用具有較低介電常數的較薄柵極氧化物層所提供的相同有效厚度。
[0003]然而，在互補金屬氧化物半導體(CMOS)製造過程中，存在實現這種部件和工藝的一些挑戰。例如，在「後柵極」製造工藝中，很難實現用於場效應電晶體(FET)的較低的柵極阻抗，這是因為在用於高縱橫比溝槽的間隙填充的金屬層沉積以後，金屬柵電極中生成一些空隙，從而增加了器件不穩定和/或器件失效的可能性。由於柵極長度和器件之間的間距減小，加劇了這些問題。
【發明內容】
[0004]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種場效應電晶體，包括:襯底；柵電極，位於所述襯底上方並具有第一頂面和側壁；源極/漏極(S/D)區，至少部分設置在所述柵電極一側的所述襯底中；間隔件，位於分布在所述柵電極和所述S/D區之間的所述側壁上；以及接觸蝕刻停止層(CESL)，緊鄰所述間隔件且進一步包括在所述S/D區的上方延伸的一部分，其中，所述一部分的第二頂面與所述第一頂面基本共面。
[0005]在該場效應電晶體中，所述柵電極的縱橫比在大約0.8至大約1.2的範圍內。
[0006]在該場效應電晶體中，所述S/D區在所述襯底的表面上方延伸並且所述柵電極的第一厚度大於所述CESL的所述一部分的第二厚度。
[0007]在該場效應電晶體中，所述第一厚度與所述第二厚度的比率在大約1.1至大約1.5的範圍內。
[0008]在該場效應電晶體中，所述S/D區完全位於所述襯底的表面下方並且所述柵電極的第一厚度小於所述CESL的所述一部分的第二厚度。
[0009]在該場效應電晶體中，所述第一厚度與所述第二厚度的比率在大約0.5到大約
0.9的範圍內。
[0010]在該場效應電晶體中，所述柵電極包括多晶矽、P功函金屬或N功函金屬。
[0011]在該場效應電晶體中，所述柵電極包括P功函金屬，所述P功函金屬包括TiN、WN、TaN 或 Ru。
[0012]在該場效應電晶體中，所述柵電極包括N功函金屬，所述N功函金屬包括T1、Ag、Al、TiAl、TiAIN、TaC, TaCN、TaSiN、Mn 或 Zr。
[0013]在該場效應電晶體中，所述CESL包括氮化矽、氮氧化矽、碳化矽或摻碳氮化矽。
[0014]在該場效應電晶體中，所述源極/漏極(S/D)區包括應變材料，所述應變材料的晶格常數不同於所述襯底的晶格常數。
[0015]在該場效應電晶體中，所述應變材料包括SiGe、SiGeB, SiP或SiC。
[0016]在該場效應電晶體中，所述間隔件包括氮化矽、氮氧化矽、碳化矽或摻碳氮化矽。
[0017]在該場效應電晶體中，所述場效應電晶體是鰭式場效應電晶體。
[0018]根據本發明的另一方面，提供了一種製造場效應電晶體的方法，包括:提供襯底，其中，所述襯底包括具有側壁的偽柵電極、源極/漏極(S/D)區以及分布在所述偽柵電極和所述S/D區之間的所述側壁上的間隔件；在所述偽柵電極、所述S/D區和所述間隔件的上方沉積接觸蝕刻停止層(CESL);在所述CESL的上方沉積層間介電(ILD)層；使用第一拋光液實施第一化學機械拋光(CMP)，以暴露所述偽柵電極上方的所述CESL ;使用第二拋光液實施第二 CMP，以暴露所述偽柵電極；去除所述CESL和所述間隔件的上部；以及使用所述第一拋光液實施第三CMP，以暴露所述S/D區上方的所述CESL。
[0019]在該方法中，所述第一拋光液包括Ce02。
[0020]在該方法中，所述第二拋光液包括Si02。
[0021]在該方法中，採用溼蝕刻實施去除所述CESL和所述間隔件的上部的步驟。
[0022]在該方法中，採用幹蝕刻實施去除所述CESL和所述間隔件的上部的步驟。
[0023]在該方法中，在大約IOmTorr至大約IOOmTorr之間的壓力條件下實施所述幹蝕刻。
【專利附圖】
【附圖說明】
[0024]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有按比例繪製並且僅僅用於說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。
[0025]圖1示出了根據本發明的各個方面的製造包括柵電極的場效應電晶體的方法的流程圖；以及
[0026]圖2至圖12示出了根據本發明的各個方面的處於各個製造階段的場效應電晶體的柵電極的截面圖。
【具體實施方式】
[0027]應該理解，以下本發明提供了用於實現本發明的不同特徵的多種不同實施例或實例。以下將描述部件和布置的特定實例用以簡化本發明。當然，這些僅是實例並且不旨在限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接觸的方式形成第一部件和第二部件的實施例，也可以包括其他部件形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。為了簡化和清楚，可以按照不同比例任意繪製各種部件。此外，本發明提供了基於「後柵極」金屬柵極結構的實例，然而，本領域的技術人員可以認識到其他結構的應用和/或其他材料的使用。
[0028]參考圖1，其示出了根據本發明的各方面的製造包括柵電極的場效應電晶體的方法100的流程圖。方法100從步驟102開始，其中，提供襯底，襯底包括具有側壁的偽柵電極、源極/漏極(S/D)區和分布在偽柵電極和S/D區之間的側壁上的間隔件。方法100繼續步驟104，其中，在偽柵電極、S/D區和間隔件的上方沉積接觸蝕刻停止層(CESL)。方法100繼續步驟106，其中，在CESL的上方沉積層間介電層(ILD)層。方法100繼續步驟108，其中，實施使用第一拋光液(slurry)的第一化學機械拋光(CMP)，以暴露位於偽柵電極上方的CESL。方法100繼續步驟110，其中，實施使用第二拋光液的第二 CMP，以暴露偽柵電極。方法100繼續步驟112，其中，去除CESL和間隔件的上部。方法100繼續步驟114，其中，實施使用第一拋光液的第三CMP，以暴露S/D區上方的CESL。下列論述示出了可以根據圖1的方法100製造的場效應電晶體(FET)的實施例。
[0029]圖2至圖12示出了根據本發明的各個方面的處於各個製造階段的場效應電晶體(FET) 200的柵電極224的示意性截面圖。在一些實施例中，FET200是平面場效應電晶體。在一些實施例中，FET200是鰭式場效應電晶體。可以在微處理器、存儲單元和/或其他集成電路(IC)中包括FET200。在一些實施例中，圖1所示的操作的性能無法製造完整的FET200。使用互補金屬氧化物半導體(CMOS)技術工藝可以製造完整的FET200。因此，在圖1的方法100之前、其中和/或之後可以提供額外的工藝，並且本文僅簡單描述了這些其他工藝。另外，為了更好地理解本發明的概念，簡化了圖2至圖12。例如，雖然這些附圖示出了 FET200，但是IC可以包括具有電阻器、電容器、電感器和熔絲等的大量其他器件。
[0030]參考圖2和步驟102，提供襯底202。在至少一個實施例中，襯底202包括晶體矽襯底(例如，晶圓)。在一些可選實施例中，襯底202由其他適合的元素半導體(諸如金剛石或鍺)、適合的化合物半導體(諸如砷化鎵、碳化矽、砷化銦或磷化銦)或適合的合金半導體(碳化矽鍺、磷化鎵砷或磷化銦鎵)製成。此外，襯底202可以包括外延層(印i層)，也可能發生應變以提高性能，和/或可以包括絕緣體上矽(SOI)結構。
[0031]襯底202可以進一步包括有源區204 (為了簡單，僅示出了一個有源區)和隔離區206。根據設計要求，有源區204可以包括各種摻雜結構。在一些實施例中，有源區204摻雜有P型或η型摻雜物。例如，有源區204可以摻雜有P型摻雜物(諸如，硼或BF2、n型摻雜物(諸如磷或砷)和/或它們的組合。有源區204可以用作配置為η型金屬氧化物半導體FET(被稱為nMOSFET)的區域或可選地用作配置為p型MOSFET (稱為pMOSFET)的區域。
[0032]隔離區206可以形成在襯底202上，以隔離各種有源區204。隔離區206可以使用諸如局部矽氧化(LOCOS)或淺溝槽隔離(STI)的隔離技術，以限定並電隔離各種有源區204。在所述的實施例中，隔離區206包括STI。隔離區206可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低K介電材料、其他適合的材料和/或它們的組合。通過任何適合的工藝可以形成隔離區206和在所述的實施例中的STI。例如，STI的形成可以包括:通過常規的光刻工藝圖案化半導體襯底202，然後在襯底202中蝕刻溝槽(例如，通過採用幹蝕刻、溼蝕刻和/或等離子蝕刻工藝)，以及用介電材料填充溝槽內(例如，通過採用化學汽相沉積工藝)。在一些實施例中，被填充的溝槽可能具有多層結構，諸如填充有氮化矽或氧化矽的熱氧化襯裡層。
[0033]然後，在襯底202的上方形成柵極介電層212。在一些實施例中，柵極介電層212可以包括氧化矽、高K介電材料或它們的組合。高k介電材料被定義為具有大於二氧化矽(SiO2)的介電常數的介電材料。高k介電層包括金屬氧化物。金屬氧化物選自由L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb 和 Lu 的氧化
物以及它們的混合物所組成的組。通過熱氧化工藝、化學汽相沉積(CVD)工藝和原子層沉積(ALD)工藝可以生長柵極介電層212，並且該柵極介電層212的厚度小於2納米(nm)。
[0034]柵極介電層212可以進一步包括界面層(未示出)，以最小化柵極介電層212和襯底202之間的壓力。界面層可以由通過熱氧化工藝生長的氧化矽或氮氧化矽形成。例如，可以通過快速熱氧化(RTO)法或在含氧的退火工藝中生長界面層。
[0035]然後，偽柵電極214可以形成在柵極介電層212的上方。在一些實施例中，偽柵電極214可以包括單層或多層結構。在所述的實施例中，偽柵電極214可以包括多晶矽。此夕卜，偽柵電極214可以是均勻或梯度摻雜的摻雜多晶矽。偽柵電極214的厚度可以是任意適合的厚度。在所述的實施例中，偽柵電極214的厚度在大約30nm至大約60nm的範圍內。可以採用低壓化學汽相沉積(LPCVD)工藝形成偽柵電極214。
[0036]然後，圖案化偽柵電極214和柵極介電層212，以製造圖2所示的結構。採用諸如旋塗的適合的方法在偽柵電極214的上方形成光刻膠層(未示出)，然後採用合適的光刻圖案化法來圖案化光刻膠層，以在偽柵電極214的上方形成圖案化的光刻膠部件。圖案化的光刻膠部件的寬度在大約IOnm至45nm的範圍內。然後採用幹蝕刻工藝，將圖案化的光刻膠部件轉印至下面的層(即，偽柵電極214和柵極介電層212)，以形成多個偽柵疊層210。偽柵電極214包括頂面214t和側壁214w。然後，可以去除光刻膠層。
[0037]然後在柵疊層210周圍沉積共形間隔件材料。在本實施例中，間隔件材料可以包括氮化矽、氮氧化矽、碳化矽或摻碳氮化矽或其他適合的材料。間隔件材料可以包括單層或多層結構。可以通過CVD、ALD、物理汽相沉積法(PVD)或其他適合的技術形成間隔件材料的均勻層(blanket layer)。均勻層的厚度在大約5nm至大約15nm的範圍內。然後,對間隔件材料實施各向異性蝕刻，以在偽柵電極214的側壁214w上形成一對間隔件216。
[0038]然後，使用柵疊層210和一對間隔件216作為硬掩模，實施偏置蝕刻工藝，以使未受保護或暴露的襯底202凹進，從而在有源區204(如圖3所示)中形成源極/漏極(S/D)腔205。在一個實施例中，可以使用選自NF3、CF4和SF6中的化學物質作為蝕刻氣體實施蝕刻工藝。在可選實施例中，採用含NH4OH和H2O2的溶液可以實施蝕刻工藝。
[0039]參考圖4和圖1中的步驟102，在有源區204中形成S/D腔205之後，通過在S/D腔205中外延生長應變材料207以形成S/D區208來生成圖4中的結構，其中，應變材料207的晶格常數不同於襯底202的晶格常數。換言之，每個S/D區208至少部分設置在偽柵電極214 —側的襯底202中。在一些實施例中，S/D區208在襯底表面202的上方延伸。在一些實施例中，S/D區208完全位於襯底表面202s的下方(未不出)。
[0040]在一些實施例中，應變材料207包括用於nMOSFET的SiC或SiP。採用低壓CVD (LPCVD)工藝選擇性地生長應變材料207 (諸如碳化矽(SiC))，以形成S/D區208。在所述的實施例中，在在大約400°C至800°C之間的溫度和在大約ITorr至15Torr之間的壓力條件下，使用SiH4、CH4和H2作為反應氣體來實施LPCVD工藝。
[0041]在一些實施例中，應變材料207包括用於pMOSFET的SiGe或SiGeB。通過LPCVD工藝選擇性地生長應變材料207 (如矽鍺(SiGe))，以形成S/D區208。在一個實施例中，在大約660°C至700°C之間的溫度和在大約13Torr至50Torr之間的壓力條件下，使用SiH2Cl2、HCUGeH4, B2H6和H2作為反應氣體來實施LPCVD工藝。[0042]在一些實施例中，通過自對準的矽化物(自對準矽化物)工藝可以在S/D區208上任選地形成矽化物區(未示出)。例如，自對準矽化物工藝可以包括I個步驟。首先，在大約500°C到大約900°C之間的溫度條件下，可以通過濺射在S/D區208上沉積金屬材料，使得下面矽和金屬材料發生反應，從而形成矽化物區。然後，可以蝕刻掉未發生反應的金屬材料。矽化物區可以包括選自矽化鈦、矽化鈷、矽化鎳、矽化鉬、矽化鉺和矽化鈀的材料。[0043]參考圖5和圖1中的步驟104，在有源區204中形成S/D區208之後，通過在偽柵電極214、S/D區208和間隔件216的上方沉積接觸蝕刻停止層(CESL) 218並沿著STI區206延伸來製造圖5中的結構。CESL218可以包括但不僅限於:氮化矽、氮氧化矽、碳化矽或摻碳氮化娃。CESL218的厚度在大約15nm至大約20nm的範圍內。
[0044]在一些實施例中，可以採用CVD、高密度等離子體(HDP)CVD、次大氣壓CVD (SACVD)、分子層沉積(MLD)、濺射或其他適合的方法來沉積CESL218。例如，在低於IOmTorr的壓力和在大約350°C至500°C之間的溫度範圍內的條件下，實施所述的實施例的MLD工藝。在至少一個實施例中，通過矽源化合物和氮源發生反應在柵電極214、S/D區208和間隔件216的上方沉積氮化矽。矽源化合物向沉積的氮化矽提供矽，且可以是矽烷(SiH4)或正矽酸乙酯(TEOS)。氮源向沉積的氮化矽提供氮，且可以是氨(NH3)或氮氣(N2)。在其他實施例中，通過碳源化合物、矽源化合物和氮源發生反應，在柵電極214、S/D區208和間隔件216的上方沉積摻碳氮化矽。碳源化合物可以是有機化合物，諸如碳氫化合物(諸如乙烯(C2H6)),並且娃源化合物和氮源可能與氮化娃CESL相同。
[0045]參考圖6和圖1中的步驟106，沉積CESL218之後，通過在CESL218的上方沉積層間介電(ILD)層222來製造圖6中的結構。ILD層222可以包括介電材料。介電材料可以包括氧化矽、氮化矽、氮氧化矽、磷矽玻璃(PSG)、摻硼磷矽玻璃(BPSG)、旋塗玻璃(SOG)、摻氟矽玻璃(FSG)、摻碳氧化矽(諸如，SiCOH)、黑鑽石? (由Santa Clara，California製造的應用材料)、幹凝膠、氣凝膠、非晶摻氟碳、聚對二甲苯、BCB(苯並環丁烯)、Flare,SlLK?(Dow Chemical,Midland,Michigan)、聚醯亞胺和/或它們的組合。ILD層222可以包括一種或多種介電材料和/或一個或多個介電層。在一些實施例中，通過CVD、高密度等離子體(HDP)CVD、次大氣壓CVD(SACVD)、旋塗、濺射或其他合適的方法可以在CESL218的上方沉積適當厚度的ILD層222。在所述的實施例中，ILD層222的厚度在大約3000埃(A )至大約4500埃(A )的範圍內。
[0046]在後柵極工藝中，可以去除偽柵電極214，使得形成金屬柵電極224 (如圖12所示)以代替偽柵電極214。因此，採用CMP工藝(圖1中的步驟108和110)平坦化ILD層222和CESL218，直到暴露或到達偽柵電極層214的頂面214t。
[0047]參考圖7和圖1中的步驟108，在CESL218的上方沉積ILD層222之後，通過使用第一拋光液232實施第一化學機械拋光(CMP) 230以暴露偽柵電極214上方的CESL218來生成圖7中的結構。在所述的實施例中，在大約50rpm至大約150rpm之間的頭部旋轉速度和大約50rpm至大約150rpm之間的壓盤旋轉速度並且在在大約Ipsi至大約4psi之間的向下壓力和在每分鐘大約IOOmL至每分鐘大約300mL之間的拋光液流速的條件下，實施第一 CMP230。在一些實施例中，第一拋光液232包括CeO2。
[0048]參考圖8和圖1中的步驟110，在進行第一01^230以暴露CESL218之後，通過使用第二拋光液236實施第二 CMP234以暴露偽柵電極214來製造圖8中的結構。在所述的實施例中，在大約50rpm至大約150rpm之間的頭部旋轉速度和在大約50rpm至大約150rpm之間的壓盤旋轉速度，並且在大約Ipsi至大約4psi之間的向下壓力和在每分鐘大約IOOmL至每分鐘大約300mL之間的拋光液流速的條件下，實施第二 CMP234。在一些實施例中，第二拋光液236包括二氧化矽(SiO2)。因此，第二 CMP234具有高選擇性，以提供用於偽柵電極214、間隔件216、CESL218和ILD層222的基本平坦的表面。
[0049]在一些實施例中，在CMP工藝之後，實施柵極置換工藝。可以從由介電層圍繞的柵疊層210去除偽柵電極214，該介電層包括間隔件216、CESL218和ILD層222，從而通過採用溼蝕刻和/或幹蝕刻工藝在介電層中形成高縱橫比(例如，大於3)的溝槽。
[0050]然後，將金屬層填充在高縱橫比的溝槽中。金屬層可以包括任何適於形成金屬柵電極或其部分的金屬材料，即，包括勢壘層、功函層、襯裡層、界面層、晶種層、粘合層、阻擋層等。採用PVD工藝形成金屬層。
[0051]PVD工藝的副作用是特別容易在高縱橫比的溝槽的開口處形成金屬突出物(overhang)，從而金屬突出物易於堵住高縱橫比的溝槽的開口。儘管金屬突出物實際上沒有夾斷(pinch off)和封閉高縱橫比的溝槽,但至少能減小了高縱橫比的溝槽的開口直徑，因此阻止其他金屬材料進入高縱橫比的溝槽內並且在高縱橫比的溝槽中生成空隙，從而增加器件不穩性和/或器件失效的可能性。
[0052]因此，下文中關於圖9至圖12所討論的工藝可以去除偽柵電極214的至少一部分，以生成低縱橫比的溝槽，從而與在高縱橫比的溝槽相比更容易在低縱橫比的溝槽中進行進一步沉積。這可以減少在低縱橫比的溝槽中金屬柵電極內的空隙生成而且提高了器件性能。
[0053]如圖9和圖1中的步驟112，為了製造FET200的低縱橫比的金屬柵電極(諸如，圖12所示的金屬柵電極224)，通過去除CESL218和間隔件216的上部來製造圖9中的結構。使用柵疊層210和ILD層222作為硬掩模，實施溼蝕刻工藝和/或幹蝕刻工藝以使未受保護或暴露的CESL218和間隔件216的上部凹進，從而形成低於頂面214t的空腔228。在一些實施例中，用於氮化矽CESL218和氮化矽間隔件216的溼蝕刻工藝包括暴露於含熱磷酸(H3PO4)的溶液中。在一些實施例中，在大約10°C至大約70°C之間的溫度、在大約300W至大約1000W之間的電源功率、在大約50W至大約300W之間的偏置功率、以及在大約IOmTorr至大約IOOmTorr之間的壓力條件下，使用包括CH3F的反應氣體實施幹蝕刻工藝。
[0054]參考圖10和圖1中的步驟114，在去除CESL218和間隔件216的上部之後，通過使用第一拋光液232實施第三CMP238以暴露S/D區208上方的CESL218來製造圖10中的結構，其中，CESL218緊鄰間隔件216且進一步包括在S/D區208上方延伸的部分218a，其中，部分218a的第二頂面218t與剩餘的偽柵電極215的第一頂面215t基本共面。剩餘的偽柵電極215具有低縱橫比(在大約0.8至大約1.2之間)。在所述的實施例中，在大約50rpm至大約150rpm之間的頭部旋轉速度和在大約50rpm至大約150rpm之間的壓盤旋轉速度並且在大約Ipsi到大約4psi之間的向下壓力和在每分鐘大約IOOmL到每分鐘大約300mL之間的拋光液流速的條件下實施第三CMP238。在一些實施例中，第一拋光液232包括CeO2。
[0055]圖11示出了從偽柵疊層210去除低縱橫比的剩餘的偽柵電極215以在一對側壁間隔件216中形成低縱橫比的溝槽之後的圖10的FET200。採用溼蝕刻和/或幹蝕刻工藝可以去除剩餘的偽柵電極215。在至少一個實施例中，用於偽多晶矽柵電極215的溼蝕刻工藝包括暴露在含氫氧化銨、稀釋的氟化氫、去離子水的氫氧化物溶液中和/或其他適合的蝕刻劑溶液中。在其他實施例中，在大約650W至大約800W之間的源功率、在大約IOOW至大約120W之間的偏置功率以及在大約60mTorr至大約200mTorr之間的壓力的條件下，使用Cl2、HBr和He作為蝕刻氣體對剩餘的偽柵電極層215實施幹蝕刻工藝。
[0056]低縱橫比的溝槽226使金屬材料更容易沉積在低縱橫比的溝槽226中。因此，製造FET200的低縱橫比金屬柵電極224的所述方法(圖12所示)減少了在低縱橫比的溝槽226中的金屬柵電極224內的空隙生成並且提高了器件性能。
[0057]參考圖12，在低縱橫比的溝槽226形成之後，金屬層填充在低縱橫比的溝槽226中。例如，金屬層包括P功函金屬或N功函金屬。在一些實施例中，P功函金屬包括TiN、WN、TaN 和 Ru。在一些實施例中，N 功函金屬包括 T1、Ag、Al、TiAl、TiAIN、TaC、TaCN、TaSiN、Mn或Zr。對金屬層實施另一 CMP工藝以形成FET200的金屬柵電極224，其中，CESL218緊鄰間隔件216並且進一步包括在S/D區208的上方延伸的部分218a，其中，部分218a的第二頂面218t與金屬柵電極224的頂面224t基本共面。在一些實施例中，金屬柵電極224的縱橫比在大約0.8至大約1.2的範圍內。在所述的實施例中，金屬柵電極224和柵電介層212相結合併且被稱為柵疊層220。
[0058]如果S/D區208在襯底表面202s的上方延伸，則柵電極224的第一厚度&大於CESL218在S/D區208上方延伸的部分218a的第二厚度t2。在一些實施例中，第一厚度h與第二厚度t2的比率在大約1.1至大約1.5的範圍內。如果S/D區208位於襯底表面202s的下方(未示出)，則柵電極224的第一厚度h小於CESL218在S/D區208上方延伸的部分218a的第二厚度t2。在一些實施例中，第一厚度h與第二厚度t2的比率在大約0.5至大約0.9的範圍內。
[0059]在實施圖1至圖12所示的步驟之後，在一些實施例中，實施包括互連工藝的後續工藝，以完成FET200的製造。
[0060]根據一個實施例，場效應電晶體包括:襯底；柵電極，位於包括第一頂面和側壁的襯底的上方；源極/漏極(S/D)區，至少部分設置在柵電極一側的襯底中；間隔件，位於分布在柵電極和S/D區之間的側壁上；以及接觸蝕刻停止層(CESL)，緊鄰間隔件且進一步包括在S/D區上方延伸的一部分，其中，該一部分的第二頂面與第一頂面基本共面。
[0061]根據另一個實施例，製造場效應電晶體的方法包括:提供襯底，襯底包括具有側壁的偽柵電極、源極/漏極(S/D)區和分布在偽柵電極和S/D區之間的側壁上的間隔件；在偽柵電極、S/D區和間隔件的上方沉積接觸蝕刻停止層(CESL);在CESL的上方沉積層間介電(ILD)層；使用第一拋光液實施第一化學機械拋光(CMP),以暴露偽柵電極上方的CESL ;使用第二拋光液實施第二 CMP，以暴露偽柵電極；去除CESL和間隔件的上部；以及使用第一拋光液實施第三CMP，以暴露S/D區上方的CESL。
[0062]雖然已經通過實例並且根據各個實施例描述本發明，但是可以理解，本發明不僅限於所公開的實施例。相反地，本發明可以涵蓋各種更改和類似布置(對本領域技術人員而言是顯而易見的)。因此，所附權利要求的範圍應該與最寬泛的解釋一致，從而包括所有這些更改和類似布置。
【權利要求】
1.一種場效應電晶體,包括: 襯底； 柵電極，位於所述襯底上方並具有第一頂面和側壁； 源極/漏極(S/D)區，至少部分設置在所述柵電極一側的所述襯底中； 間隔件，位於分布在所述柵電極和所述S/D區之間的所述側壁上；以及接觸蝕刻停止層(CESL)，緊鄰所述間隔件且進一步包括在所述S/D區的上方延伸的一部分，其中，所述一部分的第二頂面與所述第一頂面基本共面。
2.根據權利要求1所述的場效應電晶體，其中，所述柵電極的縱橫比在大約0.8至大約1.2的範圍內。
3.根據權利要求1所述的場效應電晶體，其中，所述S/D區在所述襯底的表面上方延伸並且所述柵電極的第一厚度大於所述CESL的所述一部分的第二厚度。
4.根據權利要求3所述的場效應電晶體，其中，所述第一厚度與所述第二厚度的比率在大約1.1至大約1.5的範圍內。
5.根據權利要求1所述的場效應電晶體，其中，所述S/D區完全位於所述襯底的表面下方並且所述柵電極的第一厚度小於所述CESL的所述一部分的第二厚度。
6.根據權利要求5所述的場效應電晶體，其中，所述第一厚度與所述第二厚度的比率在大約0.5到大約0.9的範圍內。
7.根據權利要求1所述的場效應電晶體，其中，所述柵電極包括多晶矽、P功函金屬或N功函金屬。
8.根據權利要求1所述的場效應電晶體，其中，所述柵電極包括P功函金屬，所述P功函金屬包括TiN、WN、TaN或Ru。
9.根據權利要求1所述的場效應電晶體，其中，所述柵電極包括N功函金屬，所述N功函金屬包括 T1、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn 或 Zr。
10.一種製造場效應電晶體的方法，包括: 提供襯底，其中，所述襯底包括具有側壁的偽柵電極、源極/漏極(S/D)區以及分布在所述偽柵電極和所述S/D區之間的所述側壁上的間隔件； 在所述偽柵電極、所述S/D區和所述間隔件的上方沉積接觸蝕刻停止層(CESL)； 在所述CESL的上方沉積層間介電(ILD)層； 使用第一拋光液實施第一化學機械拋光(CMP),以暴露所述偽柵電極上方的所述CESL ； 使用第二拋光液實施第二 CMP，以暴露所述偽柵電極； 去除所述CESL和所述間隔件的上部；以及 使用所述第一拋光液實施第三CMP，以暴露所述S/D區上方的所述CESL。
【文檔編號】H01L29/78GK103579340SQ201210468202
【公開日】2014年2月12日 申請日期:2012年11月19日 優先權日:2012年8月10日
【發明者】陳能國, 萬幸仁, 林奕安, 張駿偉, 孫詩平 申請人:臺灣積體電路製造股份有限公司