隔離的電晶體和二極體、用於半導體管芯的隔離和終端結構的製作方法

2024-02-17 17:41:15

專利名稱：隔離的電晶體和二極體、用於半導體管芯的隔離和終端結構的製作方法
隔離的電晶體和二極體、用於半導體管芯的隔離和終端結構本申請是申請日為2009年2月25日且發明名稱為「隔離的電晶體和二極體、用於半導體管芯的隔離和終端結構」的中國專利申請200980115026. 8的分案申請。相關申請的交叉引用本申請是於2008年2月14日提交的申請No. 12/069, 941的部分繼續申請。本申請是於2007年8月8日提交的申請No. 11/890,993的部分繼續申請。申請No. 11/890，993是於2006年5月31日提交的申請No. 11/444，102的繼續申請，且是下述申請的部分繼續申請(a)於2004年8月14日提交的申請No. 10/918，316，其是於2002年8月14日提交的、現在為美國專利No. 6，900，091的申請No. 10/218,668的分案申請；(b)於2005年8月15日提交的申請No. 11/204，215，其是2002年8月14日提交的、現在為美國 專利No. 6，943，426的申請No. 10/218,678的分案申請。上述每個申請和專利通過引用全部結合於此。
背景技術：
在製造半導體集成電路(IC)晶片的過程中，經常需要使不同的器件與半導體襯底電隔離並使不同的器件彼此電隔離。提供器件之間的橫向隔離的一種方法是公知的矽局部氧化(LOCOS, Local Oxidation Of Silicon)工藝,其中晶片的表面用相對硬的材料,諸如矽氮化物作為掩模，較厚的氧化層在掩模的開口中熱生長。另一種方法是在矽中刻蝕溝槽，然後用諸如矽氧化物的電介質材料填充該溝槽，這也被稱為溝槽隔離。儘管L0C0S和溝槽隔離兩者能夠防止之間不期望的表面導通，但它們並不便於完全的電隔離。需要完全的電隔離以集成某些類型的電晶體，包括雙極結型電晶體和各種金屬氧化物半導體(MOS)電晶體(包括功率DMOS電晶體)。還需要完全的隔離以允許在操作期間CMOS控制電路浮置到高於襯底電勢很多的電勢。完全的隔離在模擬、功率和混合信號集成電路的製造中也尤其重要。儘管常規的CMOS晶片製造提供了高密度的電晶體集成，但它不便於所製造的器件的完全電隔離。具體地，包含在製作於P型襯底中的常規CMOS電晶體對中的NMOS電晶體具有短路到襯底的P阱「體」或「背柵」，因此不能浮置在接地電勢之上。該限制實質上妨礙了 NMOS用作高壓側開關(high-side switch)、模擬傳輸電晶體(pass transistor)或用作雙向開關。這也使得電流檢測更加困難，並經常妨礙集成的源極-體短路的使用，需要該短路以使得NMOS更加雪崩強化(avalanche rugged)。此外，由於常規CMOS中的P型襯底通常被偏置到最負的晶片上電勢(定義為「接地電勢」)，所以每個NMOS必然經受不期望的襯底噪聲。集成器件的完全電隔離典型地採用三重擴散、外延結隔離或電介質隔離來實現。最普遍形式的完全電隔離是結隔離。儘管不像電介質隔離(其中氧化物圍繞每個器件或電路)那樣理想，但是結隔離已經在歷史上提供了製造成本與隔離性能之間的最好折衷。對於常規的結隔離，使CMOS電隔離需要一複雜結構，該複雜結構包括在P型襯底上生長N型外延層，該N型外延層被電連接到P型襯底的深P型隔離的環形環圍繞，以形成完全被隔離的N型外延島，該完全被隔離的N型外延島在其下方和所有側面上具有P型材料。外延層的生長較慢並且耗時，代表了半導體晶片製造過程中最昂貴的單個步驟。隔離擴散也比較昂貴，使用高溫擴散來進行並且持續時間延長(達到18小時)。為了能夠抑制寄生器件，在外延生長之前重摻雜的N型埋層(NBL)也必須被遮蔽並被選擇性地引入。為了在外延生長和隔離擴散期間使向上擴散最小化，選擇慢擴散劑諸如砷(As)或銻(Sb)來形成N型埋層(NBL)。然而，在外延生長之前，該NBL層必須擴散得足夠深以減小其表面濃度，否則外延生長的濃度控制將被不利地影響。因為NBL包括慢擴散劑，所以該外延之如的擴散工藝將耗費十小時以上。只有在隔尚完成之後，才能開始常規CMOS製造，從而與常規CMOS工藝相比為結隔離工藝的製造增加了相當可觀的時間和複雜性。結隔離製造方法依賴於高溫工藝，以形成深擴散結並生長外延層。這些高溫工藝昂貴且難以進行，且它們無法與大直徑晶片製造兼容，在器件電性能上表現出了相當大的可變性並妨礙了高的電晶體集成密度。結隔離的另一缺點是，存在被隔離結構浪費掉而不能用於製造有源電晶體或電路的面積。作為進一步的複雜，通過結隔離，設計規則(和浪費面積的量)取決於被隔離器件的最大電壓。顯然，常規外延結隔離儘管其具有電學優點，但是在面積上過於浪費而不能為混合信號和功率集成電路保留可行的技術選擇。 用於使集成電路器件隔離的備選方法在美國專利No. 6，855，985中公開，其通過引用結合於此。其中公開的用於集成充分被隔離的CMOS、雙極電晶體和DMOS (BCD)電晶體的模塊工藝可以不需要高溫擴散或外延而實現。該模塊BCD工藝使用通過具有特定輪廓形狀的氧化物的高能(MeV)離子注入，以製造自形成的隔離結構，從而實質上不需要高溫處理。該低熱預算工藝將受益於「原位注入(as-implanted)」的摻雜劑輪廓，由於沒有使用高溫工藝，所以該摻雜分布經歷很少的摻雜劑再擴散或者不經歷摻雜劑再擴散。通過LOCOS場氧化物注入的摻雜劑形成共形的(conformal)隔離結構,其繼而被用於圍繞多電壓的CMOS、雙極電晶體和其它器件並使它們與公共的P型襯底隔離。該相同的工藝能用於集成的雙極電晶體以及各種雙結DMOS功率器件，它們都被不同劑量和能量的共形的鏈式離子注入(chained ion implantation)調整。儘管該「無外延的(印i-less)」低熱預算的技術與非隔離工藝及外延結隔離工藝相比具有許多優點，但是在某些情況下，其對L0C0S的依賴會限制其按比例縮小到更小的尺寸並獲得更高的電晶體密度的能力。在L0C0S基模塊BCD工藝中共形離子注入的原理是通過注入通過較厚的氧化物層，摻雜劑原子將在靠近矽表面的位置；通過注入通過較薄的氧化物層，注入的原子將位於矽中較深的位置而遠離表面。正如所描述的，具有被L0C0S輪廓化的注入並使用基於0. 35微米的技術而易於實現的完全隔離BCD工藝可能在按比例縮小到較小的尺寸並獲得更緊密的線寬時遇到問題。為了提高CMOS電晶體的集成密度，優選地可以將場氧化物層的鳥嘴錐減小為更垂直的結構，使得器件能夠被更密集地放置，以實現更高的封裝密度。然而，狹窄的L0C0S鳥嘴會使得隔離側壁的寬度變窄並且會犧牲隔離質量。在這些問題顯著的情形下，將期望具有使集成電路器件(尤其是高壓器件)完全隔離的新策略，其使用低熱預算的無外延集成電路工藝，但消除了上述窄側壁問題以允許更密集的隔離結構。

發明內容
根據發明的實施 例大體上形成在不包括外延層的第一導電類型的半導體襯底中。隔離的橫向DMOS電晶體(LDMOS)的實施例包括第二導電類型的底隔離區域和從襯底的表面延伸到該底隔離區域的電介質填充的溝槽，該溝槽與該底隔離區域形成襯底的隔離袋。該LDMOS包括在隔離袋中的第一導電類型的阱，該阱作為LDMOS的體部，該阱包括淺部和深部，該淺部位於襯底的表面附近，該深部位於淺部下方，該淺部具有第一摻雜濃度，而該深部具有第二摻雜濃度，該第二摻雜濃度高於該第一摻雜濃度。在隔離的LDMOS的第二實施例中，溝槽包括在中心部分的導電材料且該溝槽的壁被裝襯電介質材料。隔離袋包括鄰近漏極區域的第二導電類型的漂移區和隔離袋中鄰近襯底表面的淺溝槽隔離(STI)結構，且STI結構被漂移區從側部及底部圍繞。隔離袋可包括位於源極區域和/或漏極區域之下的埋設的第一導電類型的驟回控制區域。在根據本發明的隔離的準垂直DMOS (QVDMOS)中，溝槽包括在中心部分的導電材料且溝槽的壁裝襯有電介質材料。隔離袋包括在襯底表面的第二導電類型的源極區域。電流從源極區域水平通過在柵極之下的溝道區，然後垂直流到底隔離區域，該底隔離區域包括在QVDMOS的漏極中。在根據本發明的隔離的結場效應電晶體(JFET)中，溝槽包括在中心部分的導電材料且該溝槽的壁裝襯有電介質材料。隔離袋在襯底的表面包括第一導電類型的源極區域和漏極區域以及第二導電類型的頂柵極區域。第一導電類型的溝道區位於頂柵極區域的底部與底隔離區域之間。 在隔離的結場效應電晶體(JFET)的第二個實施例中，隔離袋包括第二導電類型的源極區域和漏極區域、襯底表面的第一導電類型的頂柵極區域以及埋設在襯底中的第一導電類型的底柵極區域。第二導電類型的溝道區位於頂柵極區域的底部和底柵極區域的上邊界之間。在根據本發明的耗盡型MOSFET中，溝槽包括在中心部分的導電材料且該溝槽的壁裝襯有電介質材料。該隔離袋包括第二導電類型的源極區域和漏極區域且柵極下方的溝道區的摻雜濃度實質上等於襯底的背景摻雜濃度。為了降低碰撞電離以及抑制驟回，第一導電類型的埋設區域可以至少部分形成在柵極下方。在根據本發明的隔離的二極體中，隔離袋包括第一導電類型的陽極區域。底隔離區域用作二極體的陰極並通過溝槽中的導電材料被接觸。本發明也包括在隔離袋之外、用於作為溝槽的邊界的區域的終端結構。第一導電類型的保護環可以在隔離袋之外形成在襯底的表面處，且底隔離區域可以橫向延伸超出溝槽的外邊緣。第一導電類型的埋設區域可以形成在保護環下方。第二導電類型的漂移區可以形成為鄰近襯底的表面以及隔離袋之外的溝槽。包括電介質材料的一個或更多額外的溝槽可以形成在漂移區內或者在溝槽和保護環之間的襯底中。


圖I示出完全隔離的N溝道橫向DMOS (LDMOS)的截面圖；圖2示出隔離的N溝道LDMOS的備選實施例的截面圖3示出隔離的N溝道準垂直DMOS的截面圖；圖4示出隔離的P溝道JFET的截面圖；圖5示出隔離的N溝道JFET的截面圖；圖6示出N溝道耗盡型MOSFET的截面圖。圖7示出隔離的二極體的截面圖；圖8示出隔離的齊納二極體的截面圖；圖9A-9D示出用於控制表面電場且用於減少充電及依賴於時間的表面相關現象的終端結構的截面圖。
具體實施例方式圖I示意性地示出根據本發明製造的完全被隔離的N溝道橫向DMOS (LDMOS>400的截面圖，該N溝道橫向DMOS不需要外延沉積或高溫擴散而被製造。LDMOS 400製造在隔離的P型區464中。P型區464及在P型區464內製造的橫向DMOS 400通過高能注入的N型底隔離區域(floor isolation region)462及填充有電介質的溝槽463A和463B與P型襯底461隔離。N溝道LDMOS 400包括N+漏極區域468B，由注入的N型輕摻雜漏極區域(LDD)469與柵極474隔開，且由LDD 476區域與溝槽463B隔開；柵極474，優選包含多晶矽和/或矽化物；柵極氧化物層472 ；N+源極區域468A ；以及P+體接觸區467，接觸包括LDMOS 400的體區域的P型阱465。P型阱465可以至少包括上部465A及下部465B或任意數量的包括不同能量和劑量的注入的區域。P型阱465的較深部465B優選可以包括高於P型阱465的上部465A的摻雜濃度。側壁間隔物473及輕摻雜源極延伸471是CMOS製造中的人為產物(artifact)，對於LDMOS 400的正常運行其不是有益地被需要。由於其相對高的摻雜濃度，所以源極延伸471對LDMOS 400的影響可以忽略。底隔離區域462經由N型阱466及N+接觸區468D電接觸襯底461的表面。阱466所在的區域以溝槽463A和463C為界。顯然，溝槽463B和463C可以是呈閉合圖形形狀的單個溝槽的一部分，且溝槽463A可將襯底461的由溝槽463B和463C圍繞的部分分為包括源極區域468A、漏極區域468B和P型阱465的第一部分以及包括阱466的第二部分。DN底隔離區域462可被電偏置到DMOS漏極區域468B、P型阱464、襯底461的電勢，或其他固定或可變的電勢。底隔離區域462和漏極區域468B之間的最大電壓差被限制為底隔離區域462與漏極區域468B之間的N-I-N穿通擊穿(punch-through breakdown)電壓，而底隔離區域462和P型阱465之間的最大電壓差由底隔離區域462和P型阱465之間的P-I-N透過擊穿(reach-through breakdown)電壓設定。在一個實施例中，底隔離區域462和漏極區域468B被電短接，消除了 N-I-N穿通擊穿的可能性，且將LDM0S400的BVdss限制為P型阱465和DN底隔離區域462之間的P-I-N雪崩擊穿電壓。在另一實施例中，底隔離區域462和襯底461被電短接，使得P型阱465可被偏置到接地電勢以下，即比襯底461更負的電勢。另一備選是「浮置」底隔離區域462，其中底隔離區域462的電勢可以改變直到到N+漏極區域468B的N-I-N穿通現象發生，這樣底隔離區域462的電勢將跟隨漏極區域468B的電勢。
儘管隔離的N溝道LDMOS 400是不對稱的，但它也可以被對稱地構建，在中心處具有N+漏極區域468B。備選地，LDMOS 400可以以P型阱465為中心而構建。儘管LDMOS 400的外邊緣可以與溝槽463B和463C—致，但在備選實施例中，被偏置為漏極區域468B的電勢的N型終端區域478可圍繞溝槽463C，且增加了 LDMOS 400相對於襯底461的擊穿電壓。如果溝槽463B和463C都呈閉合圖形的形狀，則終端區域478可相鄰於溝槽463B和463C的整個外周邊而設置。LDMOS 400也可被P+襯底接觸區474和/或深注入P型區475圍繞。圖2示出隔離的N溝道橫向DMOS 300的示意圖，該DMOS 300製造在P型區341B中，該P型區341B通過深注入N型底隔離區域360和填充溝槽361與P型襯底341A隔離。在優選實施例中，填充溝槽361圍繞著LDMOS 300以提供橫向隔離，而底隔離區域360提供垂直隔離。溝槽361包括由絕緣側壁364橫向圍繞且隔離的導電中心部分363。導電中心部分363提供底隔離區域360和襯底341A的表面之間的電接觸，以便於互連。
LDMOS 300包括中心N+漏極區域348B及N型漂移區342，該N型漂移區342被設置在柵極電介質層362頂部的柵極355限制。在優選實施例中，專用注入被用於形成漂移區342，從而調整其摻雜分布，用於優化LDM0S300的性能。在另一實施例中，此專用漂移區342可以被與其他CMOS器件共享的N型阱替代，這在降低生產成本的同時而兼顧了 LDMOS300的性能。柵極355交疊漂移區342的一部分，並被N+源極區域348A和P+體接觸區347圍繞。P型阱343，優選包含具有非高斯或非單調摻雜濃度輪廓的硼鏈式注入區域，局部位於柵極355之下並形成LDMOS 300的體區域。P型阱343可包括非單調摻雜分布，其包括至少上部343A和下部343B或者任意數量的包括不同能量和劑量的注入的區域。P型阱343的下部343B優選包括比P型阱343的上部343A高的摻雜濃度。在圖2所示的實施例中，P型阱343的末端與漂移區342橫向間隔開。結果，LDMOS 300的溝道具有兩種摻雜濃度，P型阱343的較重濃度設定了 LDMOS 300的閾值電壓並防止了穿通擊穿，區域341B的較低濃度決定了 LDMOS 300的雪崩擊穿電壓和碰撞電離。在另一實施例中，P型阱343毗鄰漂移區342，其中LDM0S300的溝道具有單一摻雜濃度，其等於P型阱343的摻雜濃度。漂移區342部分位於淺溝槽隔離(STI)結構346，S卩，由矽氧化物填充的淺溝槽之下。在漂移區342上方包括STI 346的一個好處在於位於STI 346下方的漂移區342的淨積分電荷因為溝槽形成期間摻雜劑被去除而減少。漂移區342的淨積分電荷，以atoms/cm2為單位，是從在STI 346底部的矽氧化物界面到漂移區342底部的漂移區342的摻雜劑濃度的積分，也就是
Xj (drift)Qmreneh = J Nodrift (x)dx = a-QD
x trench變量α代表在STI 346形成之後保留在漂移區342中的注入標準電荷的百分比，即，在刻蝕保持STI 346的溝槽時未被移除的摻雜劑。電荷的減少導致柵極355下方的表面電場的減弱，且與柵極355的場板效應結合，減少了碰撞電離且降低了熱載流子損害的風險。在製造可靠且耐用的高壓和功率LDMOS器件時，控制擊穿的位置和碰撞電離的數量是重要的考慮。在LDMOS 300中包括體區域343有助於防止穿通擊穿並通過限制出現在LDMOS 300中的寄生橫向NPN雙極電晶體的增益而降低LDMOS 300對雙極注入和驟回(snapback)的敏感度，該寄生橫向NPN雙極電晶體包括由源極區域348A代表的發射極、由體區域343和區域341B代表的基極以及由漏極區域348B和漂移區342代表的集電極。然而，LDMOS 300的體部不能防止由漂移區342中的局部碰撞電離導致的背景摻雜濃度的調製而引發的驟回。根據本發明，採用兩種方法來控制驟回。第一種方法，再次參考圖2，注入的深P型區365設置在源極區域348A之下，被用來抑制柵極下方的電場並使高電場的位置向遠離高電流密度的區域移動。這種方法在此被稱作「表面下屏蔽(subsurface shielding)」，而深P型區365可被稱作表面下屏蔽區域。第二種方法是將LDMOS 300的最大漏電壓鉗位為在驟回發生以下的電壓，使得驟回現象不發生。這種方法這裡被稱作「漏極鉗位(drainclamping)」，並可以通過在漏極區域348B下方引入DP區域366來實現。DP區域366將漏極區域348B下方的垂直電場集中以迫使體，即，非表面，雪崩擊穿遠離對熱載流子敏感的 柵極電介質層362。DP區域366也可被稱作漏極鉗位區域。橫向DMOS電晶體的備選者是準垂直DMOS電晶體。在橫向DMOS中，電流通過其的輕摻雜漂移區橫向流動，即，平行於晶片表面流動。在準垂直DMOS中，電流既橫向流動也垂直(B卩，基本垂直於晶片表面)流動。電流從器件的DMOS表面溝道區流下進入在其中橫向流動的重摻雜表面下層，且然後垂直流回到漏極接觸，因此得名「準垂直」。圖3示出了 N溝道準垂直DMOS (QVDMOS)電晶體500的截面示意圖。該器件包括柵極510，優選形成為一系列的條紋或閉合的幾何形狀；N+源極區域506屮型體區域504 ；以及P+體接觸區域505。P體區域形成在N型阱502內部，該N型阱502包括QVDMOS 500的漂移區並交疊在N型底隔離區域501上，該底隔離區域501埋設在P型襯底511中並被包括在QVDMOS 500的漏極中。填充溝槽507橫向圍繞QVMDOS 500，提供與製造在襯底500中的其他器件的隔離。填充溝槽507的中心部分是從襯底500的表面向下延伸到底隔離區域501的導電材料508。導電材料508被絕緣材料509橫向圍繞，該絕緣材料509裝襯溝槽507的側壁，使得導電材料508與N-阱502以及襯底511電隔離。當QVDMOS 500處在導通狀態時，電子流從N+源極區域506、橫向通過形成在P體區域504的表面處的溝道、垂直向下通過N-阱502、橫向通過底隔離區域501並且垂直向上通過填充溝槽507中的導電材料508。從而，可以容易地實現從襯底511的表面到源極區域506和漏極(底隔離區域501)的接觸。在P體區域504將不與柵極510自對準的情況下，P體區域504可在柵極510形成之前被注入。備選地，P體區域504可以在柵極510形成之後通過大傾斜角注入被注入，結果P體區域504與柵極510的邊緣自對準。大傾斜角注入容許形成P體區域504與柵極510的相當大的交疊，而不需要高溫擴散。在QVMDOS的另一實施列(未圖示)中，側壁間隔物和N型輕摻雜源極區域緣會作為採用同一柵極層的CMOS製造的人為產物而形成在柵極505的每個邊緣。如圖3所示，如果採用專用柵極層形成柵極505，則器件內將不出現側壁間隔物。否則，在N+源極區域與柵極510自對準的情況下，N+源極區域與側壁間隔物自對準而N-源極延伸將與柵極自對準。如上所述的表面下屏蔽和漏極鉗位技術可以與根據本發明製成的漏極和漏極延伸結構的任何變型結合。
JFET 和耗盡型 MOSFET不像傳統的為「常關」器件的增強型MOSFET，JFET和耗盡型MOSFET即使在它們的柵極被偏置到其源電勢時仍然傳導漏電流，即，他們在Ves=O時仍然傳導電流。此類器件在形成用於起動電路的電流源時是方便的，因為該電晶體是常「開」的，而其他的電晶體還沒有處於操作狀態。在耗盡型N溝道場效應電晶體中，閥值電壓必須小於O伏特，使得即使在O伏特或者更大的柵極偏壓條件Ves ^ O時，該器件仍處於傳導狀態。雖然JFET的閥值電壓被稱作其「夾斷」電壓或Vpn，但N溝道JFET在O伏特柵極驅動時也為「on」。N溝道耗盡型器件和JFET只有通過偏置其柵極至負電勢時才能被截止。相反的，正的柵極偏壓增加N溝道器件的漏極偏壓。然而，N溝道JFET的最大柵極驅動被限制為柵極-到-源極P-N 二極體的正向偏置電壓。P溝道JFET也在O伏特柵極驅動時工作，但需要通過正的柵極驅動，即，柵極被偏置到高於源極的電勢來關閉。 圖4示意性地示出隔離的P溝道JFET 100的截面。P溝道JFET 100包括P+漏極區域107、P型溝道區111、包括N+區域106和可選的N型區域108的N型頂柵、包括N型底隔離區域102的底柵以及P+源極區域105。N型柵極的長度Le優選為I微米到20微米，且由頂柵-N+區域106或N型區域108中較長的長度定義。JFET 100通過底隔離區域102與P型襯底101垂直地隔離，而由填充溝槽104與P型襯底101橫向隔離。底隔離區域102用作JFET 100的底柵。與襯底101的表面的電接觸由填充溝槽104的中心的導電材料112提供。絕緣材料113橫向圍繞導電材料112，以將導電材料112與襯底101和P溝道區111絕緣。底柵(底隔離區域102)被電偏置到電勢「BG」，且該底柵偏壓BG可與頂柵(N+區域和N型區域108)電勢「TG」成比例地改變，或者BG可被設定為一固定電勢。JFET 100的夾斷電壓由溝道區111的摻雜濃度和溝道區111在NB區域108與底隔離區域102之間的垂直尺寸決定。在一個實施例中，區域111的摻雜濃度與襯底101的摻雜濃度基本相同。在另一實施例中，通過注入追加的摻雜劑提高了區域111的摻雜濃度，以調整JFET 100的夾斷電壓。淺溝槽110可設置在N型區108周圍，以將N型區108與源極105和漏極107隔離。在優選實施例中，溝槽110比溝槽104淺且窄，因為溝槽110不應接觸底隔離區域102。優選，溝槽107完全由電介質材料填充。圖5示意性地示出隔離的N溝道JFET 200的截面。JFET 200包括N+漏極區域203、N型溝道區204、P型頂柵、底柵以及P+源極區域209，其中P型頂柵包括P+區205和可選的P型區206，底柵包括隔離的P型袋207和可選的深注入P型區208。底柵通過P型阱210和P+底柵接觸區211電偏置到電勢「BG」。底柵偏壓BG可與頂柵的電勢「TG」成比例地改變，或者BG可以被設定為一固定電勢。JFET 200的夾斷電壓由N溝道區204的摻雜濃度和厚度決定。JFET 200通過N型底隔離區域202與P型襯底201垂直地隔離，而通過填充溝槽214與P型襯底201橫向地隔離。與襯底表面的電接觸由填充溝槽214中心部分的導電材料212提供。絕緣材料213橫向圍繞導電材料212，以將其與襯底201和P型區210、208及207絕緣。
淺溝槽210可設置在P型區206周圍，以將頂柵206與源極區域209及漏極區域203隔離。此外，淺溝槽215可以用來將P+底柵接觸區211與溝道區204、源極區域209和漏極區域203橫向隔離。在優選實施例中，溝槽210和215比溝槽214淺且窄，因為溝槽210和215不應接觸底隔離區域202。優選用電介質材料完全填充溝槽210及215。在另一實施例中，可去除底隔離區域202，使得N溝道JFET 200的底柵包括P型襯底201和/或可選的深P型區208。圖6示意性地示出N溝道耗盡型MOSFET 600的截面。MOSFET 600被構造為與圖I所示的隔離的N溝道橫向DMOS電晶體400類似，除了隔離袋區664中不存在與P型阱465相當的阱之外。在隔離袋區664中沒有P型阱，MOSFET 600的閥值電壓由柵極氧化物層672的厚度以及隔離P型袋664的摻雜濃度設定，該隔離P型袋664的摻雜濃度基本等於襯底661的背景摻雜濃度。這個閥值電壓可以在大約-O. 3V到+0. 3V之間變動。即使在閥值電壓稍微為正時，MOSFET 600仍然能在Ves=O時傳導足夠的電流，以用在起動電路中。耗盡型N溝道MOSFET的驟回效應類似於增強型MOSFET的驟回效應。防止圖2所示的LDMOS 300中的驟回的結構可以以任何組合應用於耗盡型器件。圖6的耗盡型MOSFET 600包括N+漏極區域668B，具有柵極674與漏極區域668B之間的N型LDD漂移區669。柵極674位於柵極電介質層672之上。LDD區678從漏極區域668B延伸到填充溝槽663。輕摻雜源(LDS)區域671，作為CMOS工藝的人為產物，存在於側壁間隔物673A之下。N+源極區域668A與側壁間隔物673A自對準。深P型區675設置在至少部分柵極674之下，並可橫向延伸超出柵極674，以部分交疊LDD漂移區669，以降低碰撞電離並抑制驟回(snapback)。深P型區675通過P+體接觸區667電連接到襯底661的表面。柵極674之下的溝道區676中的P-型袋664的濃度基本與P型襯底661的濃度相同。在優選實施例中，DP區675的上部足夠深，以避免摻雜溝道區676，從而使MOSFET 600的閥值電壓最小化。在其他實施例中，深P型區675的摻雜和深度可被調節，以容許其摻雜分布補充溝道區676中的摻雜，從而使閥值電壓增加到期望值。圖6的耗盡型MOSFET和P型襯底661之間在垂直上被N型底隔離區域602隔離，在橫向上被橫向圍繞隔離袋664的填充溝槽663間隔。從襯底661的表面到底隔離區域662的電接觸由在填充溝槽663的中心部分的導電材料680提供。絕緣材料681橫向圍繞導電材料680，以使導電材料與襯底661及隔離袋664絕緣。耗盡型MOSFET的其他實施例可以與圖2的LDMOS 300類似地實現，但沒有P體區域343，從而閥值電壓較低且由隔離袋341B的摻雜設定，且可能由深P型區365的上部的摻
雜確定。隔離的二極體在很多功率應用中，例如，期望隔離的高壓整流二極體，以在切換變流器時在先開後合間隔期間再循環電感電流。
圖7示出隔離的二極體700的一個實施例，該隔離的二極體700包括N型埋區702，用作二極體700的陰極；以及一個或更多P+接觸區707，圍繞在隔離的P-型區706內部，用作二極體700的陽極。填充溝槽705橫向圍繞二極體700，其提供橫向隔離，而N型埋區702提供二極體700與P型襯底701的垂直隔離。從襯底701的表面到N型埋區702的電接觸由填充溝槽705的中心部分的導電材料712提供。絕緣材料713橫向圍繞導電材料712,以使導電材料與襯底701及P型區706絕緣。電介質層715形成在襯底701的表面上且被圖案化，以形成用於陽極接觸716和陰極接觸717的開口。額外的填充溝槽708可以被包括，以將二極體分成較小的P型區且提供與埋區702的較低阻抗的接觸。在優選實施例中，隔離的P型區706可以具有與P型襯底701基本相同的摻雜濃度。這在陰極-陽極結處提供了最低可能的摻雜，而容許最高的擊穿電壓BV。備選地，可以引入額外的P型阱注入以增加區域706中的摻雜濃度，這提供了陽極區域中降低的阻抗並提供了將BV調節至較低值的能力。在一個實施例中，額外的P型阱706具有非單調摻雜分布，其至少包括上部706A和下部706B，且優選利用不同能量和劑量的硼鏈式注入形成。在一個實施例中，下部706B相對於上部706A具有更高的摻雜濃度。
在功率集成電路中，經常需要形成齊納鉗壓電路，即，旨在在反向偏壓中正常工作的P-N 二極體，且經常處於雪崩擊穿模式，以鉗制電路電壓到最大值。為了提供適當的保護，齊納二極體的擊穿電壓必須被很好地控制在6V到20V之間，而這需要採用具有相對較高的摻雜濃度的P-N結，以產生如此低的BV。表面結，諸如通過交疊淺N+區和P+區形成的結，不能製成可靠的齊納二極體鉗位，因為他們的截面區域太小，且雪崩擊穿發生在矽氧化物界面附近。因此，優選利用埋入的P-N結形成齊納二極體鉗位以實現表面下雪崩擊穿。圖8示出隔離的齊納二極體800，其包括了重摻雜的埋入N型陰極區802和重摻雜P型陽極區803。P型陽極區803優選由高劑量、高能量注入形成。從襯底801的表面到陽極區803的接觸由P+接觸區805和可選的P阱804提供。如果P阱804未被引入，則此區域中的摻雜將與襯底801的摻雜基本相同。從襯底的表面到陰極區802的電接觸由填充溝槽806的中心部分的導電材料812提供。絕緣材料813橫向圍繞導電材料812，以使導電材料與襯底801及P型區803和804絕緣。電介質層815形成在襯底801的表面上且被圖案化，以形成用於陽極接觸816和陰極接觸817的開口。額外的填充溝槽807可以被包括，以將二極體800分成較小的陽極區803且提供與陰極區802的更低阻抗的接觸。在典型運行中，陰極區802被偏置到等於或高於接地襯底801的電勢的電勢。陽極區803可相對於陰極反向偏置，達到通過在陽極-陰極結的每側摻雜而設定的擊穿電壓。此BV可通過優選用於形成埋入的陽極區和陰極區的高能注入的深度和劑量來調節。舉例來說，埋入的陽極區可通過劑量範圍為從lE13cm_2到lE14cm_2、能量為從2000到3000keV的磷注入來形成，而陰極區可通過劑量範圍為從lE13cnT2到lE14cnT2、能量範圍為從400到2000keV的硼注入來形成。類型I的隔離器件的高壓終端功率集成電路中另一個期望特徵是容許隔離器件「浮置」到襯底電勢以上的高壓的能力。浮置的器件或隔離袋的最高電壓不取決於隔離袋內部是什麼，而是取決於袋被終端的方式，即，什麼特徵作為溝槽隔離側壁的外部的邊界。貫穿該公開所描述的一個方法是用填充溝槽來終端隔離區以及將底隔離區域的橫向延伸限制到溝槽的外邊緣。如前所述，這些溝槽可完全由電介質材料填充，或者這些溝槽可包括在中心的導電材料以及橫向圍繞導電材料的電介質材料。雖然該方法能夠支持高電壓，但它不控制表面電場且可以經歷充電和其他的依賴於時間的表面相關現象。另一方法是用都包括高壓「終端」的一個或更多的注入結、場釋放區(fieldreliefregion)和溝道截斷(channel stop)圍繞側壁隔離溝槽的外部或作為側壁隔離溝槽的外部的邊界，如圖9A-9D所示的一系列截面圖所示。在每個圖中，P型袋通過填充溝槽與圍繞的襯底橫向隔離，並通過注入的底隔離區域被垂直地隔離。儘管填充溝槽示出為在其中心包括導電材料，但在其他實施例中也可以採用完全電介質化的填充溝槽。圖9A-9D的截面所示的隔離P型袋可包含CMOS、DMOS電晶體、JFET和耗盡型MOSFET, NPN和PNP雙級電晶體、齊納和整流二極體，或者甚至是諸如電阻和電容的無源部件的任何組合，所有這些都是根據本發明構建和製成的。每幅圖包括「CL」中心線標記，表示旋轉軸，從而P型袋在四周由具有環形或閉合幾何形狀的隔離溝槽圍繞。在每個例子中，DN底隔離區域示出為延伸超出溝槽距離Ldn，該距離的大小會在O和數十微米之間在長度上參量地改變。當Ldn為O時，DN底隔離區域的橫向邊緣和溝槽的 外邊緣重合。DN底隔離區域被假定通過接觸交疊的N型阱(比如，如圖I所示)或者通過填充溝槽中的導電材料來電偏置。終端的外邊緣由P+保護環識別，以防止表面反轉且用作溝道截斷。尺寸參照溝槽的外邊緣以及P+保護環的內邊緣。P+保護環可包括位於其下方的可選的深P型DP層，以橫向容納少數載流子，且也可包括作為保護環結構一部分的介入P型阱。圖9A示出包括N型底隔離區域902和填充溝槽904的邊緣終端結構，它們一起隔離P型袋903以及任何其所包含的器件與P型襯底901。底隔離區域902延伸超出溝槽904距離Ldn。當底隔離區域902被偏置到比襯底901更正的電勢時，耗盡區分布進入襯底901在底隔離區域902的延伸部分之上的部分，該耗盡區降低了矽表面的電場。底隔離區域902的邊緣與P+保護環905及底層埋設的P型區906的邊緣之間的橫向距離由尺寸Lsub標出，且其範圍為從I微米到數十微米之間。圖9B示出包括底隔離區域912和填充溝槽914的邊緣終端結構，它們一起隔離P型袋913以及任何其所包含的器件與P型襯底911。底隔離區域912延伸超出溝槽914長度Ldn。長度為Ld3的深注入N型漂移區917接觸N+區918。漂移區917可被偏置到與底隔離區域912相同的電勢，或可以偏置到固定的電勢。漂移區917的外邊緣與P+保護環915及底層的深P型區916間隔距離Lsub。漂移區917的作用是通過展示二維耗盡擴散效應來抑制表面電場。假設漂移區917具有充分低的積分電荷Qd，典型地在從I X IO12CnT2到5X IO12CnT2的範圍內，增加施加到由漂移區917和P型襯底911形成的P-N結的電壓導致耗盡擴散進入漂移區917並最終完全耗盡漂移區917。在這種情況下，漂移區917和本徵材料在P-I-N 二極體中的行為相似，而表面電場根據眾所周知的二維電感生的P-I-N結的REFURF原理而實質上下降。此外，漂移區917在底隔離區域912上方的垂直交疊增強了在區域917和912之間的介入區域內的P型襯底911的耗盡，進一步減弱了終端內的表面電場。圖9C示出包括底隔離區域922和填充溝槽924的邊緣終端結構，它們一起隔離P型袋923以及任何其所包含的器件與P型襯底921。底隔離區域922延伸超出溝槽924距離Ldn，且與溝槽927隔開距離Lslffi。在此實施例中，底隔離區域922和溝槽927之間的間隙，即，尺寸為Lsub的間隙，控制在溝槽924和927之間，即，標識為928的區域的表面區域中的P型襯底921的電勢。當底隔離區域922和溝槽927之間的間隙變成完全耗盡時，P型區域928的電勢變為浮置。P+保護環925圍繞該器件且可以包括底層的深P型區926。圖9D示出包括底隔離區域932和填充溝槽934的邊緣終端結構，它們一起隔離P型袋933以及任何其所包含的器件與P型襯底931。底隔離區域932延伸超出溝槽934。深注入N型漂移區937接觸N+區938。漂移區937可被偏置到與底隔離區域932相同的電勢，或者可以偏置到固定的電勢。在漂移區937內，形成一個或更多填充溝槽939。每個溝槽939降低了漂移區937中的局部摻雜濃度，這容許漂移區937的相鄰部分更容易被耗盡，從而進一步減弱了局部電場。在優選實施例中，溝槽939較溝槽934更窄且淺，並完全由電介質材料填充。在一個實施例中，器件被設計為使得溝槽939的表面面積佔漂移區937的表面面積的比例隨著距溝槽934的橫向距離的增加而增加。這使得漂移區937的距隔離袋933最遠的部分比更靠近隔離袋933的部分更容易耗盡，從而提供了與漸次變化(graded)的結終端相似的效果，這對最小化支持給定的BV所需要的橫向距離是有效的。漂移區937的外邊緣與P+保護環935以及底層的深P型區936間隔距離LSUB。這裡所描述的實施例旨在是示意性的而不是限制。根據這裡的描述，在本發明的廣闊範圍內的許多備選實施例對本領域的技術人員而言是明顯的。
權利要求
1.一種隔離的二極體，形成在第一導電類型的半導體襯底中，所述襯底不包括外延層，所述隔離的二極體包括 與所述第一導電類型相反的第二導電類型的底隔離區域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區域，所述溝槽具有由導電材料填充的中心部分以及裝襯所述溝槽的壁的電介質材料，所述導電材料提供從所述底隔離區域到所述襯底的表面的電接觸，且所述溝槽和所述底隔離區域一起形成所述襯底的隔離袋；以及 陽極區域，為第一導電類型，且在所述隔離袋中，所述陽極區域從所述襯底的表面延伸到所述底隔離區域。
2.如權利要求I所述的隔離的二極體，包括 電介質層，在所述襯底的表面上方，該電介質層在所述陽極區域上方具有第一開口且在所述導電材料上方具有第二開口 ； 陽極接觸，在所述第一開口中且接觸所述陽極區域；以及 陰極接觸，在所述第二開口中且接觸所述導電材料。
3.如權利要求I所述的隔離的二極體，其中所述陽極區域包括淺部和深部，所述淺部靠近所述襯底的表面，所述深部位於所述淺部之下，所述淺部具有第一摻雜濃度，所述深部具有第二摻雜濃度，所述第二摻雜濃度高於所述第一摻雜濃度。
4.一種隔離結構，形成在第一導電類型的半導體襯底中，該襯底不包括外延層，所述隔離結構包括 與所述第一導電類型相反的第二導電類型的底隔離區域，埋設在所述襯底中； 溝槽，從所述襯底的表面至少延伸到所述底隔離區域，所述溝槽包括電介質材料，所述溝槽和所述底隔離區域一起形成所述襯底的隔離袋； 保護環，為第一導電類型，在所述隔離袋之外且在所述襯底的表面處，所述保護環的摻雜濃度高於所述襯底的摻雜濃度， 其中所述底隔離區域在朝著所述保護環的方向上延伸超出所述溝槽的外邊緣一預定距離。
5.如權利要求4所述的隔離結構，包括在所述保護環下方的第一導電類型的埋設區域，該埋設區域的摻雜濃度高於所述襯底的摻雜濃度。
6.如權利要求4所述的隔離結構，包括在所述隔離袋之外鄰近所述襯底的表面和所述溝槽的第二導電類型的漂移區，所述漂移區與所述保護環間隔開。
7.如權利要求6所述的隔離結構，至少包括第二溝槽，所述第二溝槽包括電介質材料並從所述襯底的表面延伸進入所述漂移區，所述第二溝槽的底位於所述漂移區中。
8.如權利要求4所述的隔離結構，包括從所述襯底的表面延伸的第二溝槽，該第二溝槽位於所述第一溝槽與所述保護環之間，且與所述底隔離區域的橫向邊緣間隔開。
全文摘要
各種集成電路器件，尤其是電晶體，形成在包括底隔離區域和從所述襯底的表面延伸到該底隔離區域的溝槽的隔離結構內部。該溝槽可由電介質材料填充或可以具有在中心部分的導電材料以及裝襯該溝槽的壁的電介質材料。通過延伸該底隔離區域超出溝槽、採用保護環以及形成漂移區的用於終端所述隔離結構的各種技術被描述。
文檔編號H01L29/861GK102867843SQ201210359000
公開日2013年1月9日 申請日期2009年2月25日 優先權日2008年2月27日
發明者唐納德.R.迪斯尼, 理察.K.威廉斯 申請人:先進模擬科技公司