狀態保持電源門控單元的製作方法
2024-02-11 04:09:15 2
狀態保持電源門控單元的製作方法
【專利摘要】一種狀態保持電源門控SRPG單元包括具有輸入和輸出的輸入控制電路，該輸入控制電路的輸入耦接至輸入信號。該輸入控制電路包括被配置為第一反相器傳輸門的多個電晶體。該多個電晶體還串聯連接由電源門控信號控制的至少一個電晶體。第一鎖存器具有輸入和輸出，該第一鎖存器的輸入耦接至該輸入控制電路的輸出。傳輸門具有耦接至該第一鎖存器的輸出的輸入和作為SRPG單元的輸出的輸出。第二鎖存器具有耦接至該傳輸門的輸出的輸入和也作為SRPG單元的輸出的輸出。第二反相器傳輸門具有耦接至該第二鎖存器的輸出的輸入。
【專利說明】狀態保持電源門控單元
【技術領域】
[0001]本發明總體上涉及集成電路，更特別地，涉及集成電路中使用的狀態保特電源門控(SRPG)單元。
【背景技術】
[0002]由於例如可攜式和手持式設備的廣泛使用，較低功耗在集成電路數據處理系統中變得更加重要。手持式設備中的大多數電路在大部分時間內一般處於關斷狀態(例如，處於空閒或深度睡眠模式)，僅消耗洩漏功率。由於電晶體洩漏電流隨著更精細幾何構型的製造工藝而增大，所以採用傳統的功率減小技術來滿足晶片洩漏目標變得更加困難。因此，對於延長蓄電池壽命而言，減小洩漏電流正成為越來越重要的因素。
[0003]一種已經被用來減小洩漏電流的方法是在例如設備處於低功率或睡眠模式時「電源門控」或者切斷集成電路的不被需要的某些塊(block)的電源。但是，這樣做時，如果在斷電模式期間沒有提供裝置來保持狀態，則電路的狀態將會丟失。因此，提供SRPG單元，其具有至少一個單獨的鎖存器(latch)以在斷電模式期間保持單元的邏輯狀態。
[0004]在低功耗設計中，有兩種典型的SRPG單元:時鐘狀態無關(CSI) SRPG單元和非CSISRPG單元。相比CSI SRPG單元，非CSI SRPG單元尺寸更小且功耗更低，但是具有特定的時鐘狀態要求。對於上升沿觸發的非CSI SRPG單元，在電源門控信號的斷言/解除斷言期間時鐘需要保持為低，而對於下降沿觸發的非CSI SRPG單元，在電源門控信號的斷言/解除斷言期間時鐘需要保持為高。
[0005]因此，在現有設計中，僅有符合上述非CSI SRPG時鐘狀態要求的觸發器被用非CSISRPG單元替代。其餘的必須用CSI SRPG單元替代，CSI SRPG單元尺寸大且功耗更高。
[0006]因此，期望對SRPG單元進行改進以解決上述問題。
【發明內容】
[0007]示範性實施例提供一種時鐘狀態無關CSI狀態保持電源門控SRPG單元,包括:接收輸入信號的輸入控制電路，其中該輸入控制電路包括被配置為第一反相器傳輸門的多個電晶體以及與該多個電晶體串聯連接的由至少一個電源門控信號控制的至少一個電晶體；第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該傳輸門的輸出包括該SRPG單元的至少一個輸出；第二鎖存器，具有耦接至該傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個輸出；以及第二反相器傳輸門，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸出。
[0008]示範性實施例還提供一種非時鐘狀態無關CSI狀態保持電源門控SRPG單元,包括:接收輸入信號的輸入控制電路，其中該輸入控制電路是由時鐘信號控制的第一傳輸門；第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；第二傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該第二傳輸門的輸出包括該SRPG單元的至少一個輸出；第二鎖存器，具有耦接至該第二傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個輸出；以及反相器傳輸門(20)，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸入的輸出。
[0009]示範性實施例還提供一種控制狀態保持電源門控SRPG單元的方法，包括:僅用時鐘信號來控制輸入控制電路，其中該輸入控制電路接收輸入信號且其中該輸入控制電路為第一傳輸門；使用控制信號來控制第一鎖存器，其中該第一鎖存器具有耦接至該輸入控制電路的輸出的輸入；使用該控制信號來控制第二傳輸門，其中該第二傳輸門具有耦接至該第一鎖存器的輸出的輸入和包括該SRPG單元的至少一個輸出的輸出；使用該控制信號來控制第二鎖存器，其中該第二鎖存器具有耦接至該第二傳輸門的該輸出的輸入和包括該SRPG單元的至少一個輸出的輸出；以及使用電源門控信號來控制反相器傳輸門，其中該反相器傳輸門具有I禹接至該第二鎖存器的該輸出的輸入和I禹接至該第一鎖存器的該輸入的輸出。
[0010]在一示例中，對於上升沿時鐘觸發的非CSI SRPG單元，該時鐘信號在該電源門控信號的斷言/解除斷言期間保持為高，並且該輸入控制電路被禁用。
[0011]在一示例中，對於下降沿時鐘觸發的非CSI SRPG單元，該時鐘信號在該電源門控信號的斷言/解除斷言期間保持為低，並且該輸入控制電路被禁用。
[0012]在一示例中，該控制信號通過對該時鐘信號和該電源門控信號進行邏輯與操作而獲得。
【專利附圖】
【附圖說明】
[0013]下面對本發明的優選實施例的詳細描述在結合附圖閱讀時將獲得更好的理解。附圖以示範而非限制的方式示出本發明，圖中相似的附圖標記指示相似的元件。
[0014]圖1是根據本發明一實施例的SRPG單元的示意性電路圖；
[0015]圖2是根據本發明另一實施例的SRPG單元的示意性電路圖；
[0016]圖3是根據本發明一實施例的上升沿時鐘觸發非CSI SRPG單元的示意性電路圖；
[0017]圖4是根據本發明一實施例的下降沿時鐘觸發非CSI SRPG單元的示意性電路圖；以及
[0018]圖5是圖3的非CSI SRPG單元的各種信號的時序圖。
【具體實施方式】
[0019]對附圖的詳細說明旨在作為對本發明的當前優選實施例的說明，而不代表可以實施本發明的唯一形式。應當理解，通過不同實施例也可以實現相同或等效的功能，這些實施例旨在被包含在本發明的思想和範圍內。
[0020]考慮到現有非CSI SRPG單元和CSI SRPG單元的缺點，需要能夠對管芯面積和功耗進行優化的新型SRPG單元。本發明的實施例創建了這種SRPG單元，其包括新型CSI SRPG單元和新型非CSI (CSD,時鐘狀態相關)SRPG單元。根據本發明實施例的SRPG單元能夠節約管芯面積和功耗。根據本發明實施例的非CSI SRPG單元適用於上升沿時鐘觸發CSI SRPG單元，同時時鐘在電源門控信號的斷言/解除斷言期間保持為高；以及下降沿時鐘觸發非CSISRPG單元，同時時鐘在電源門控信號的斷言/解除斷言期間保持為低。[0021]在一實施例中,本發明提供一種CSI SRPG單兀,具有輸入控制電路、第一鎖存器、傳輸門、第二鎖存器和第二反相器傳輸門。輸入控制電路具有輸入和輸出，輸入I禹接至輸入信號，並且輸入控制電路包括被配置為第一反相器傳輸門的多個電晶體。所述電晶體進一步串聯連接由至少一個電源門控信號控制的至少一個電晶體。第一鎖存器具有輸入和輸出，輸入耦接至輸入控制電路的輸出。傳輸門具有耦接至第一鎖存器的輸出的輸入和作為SRPG單元的至少一個輸出的輸出。第二鎖存器具有耦接至傳輸門的輸出的輸入和作為SRPG單元的至少一個輸出的輸出。第二反相器傳輸門具有耦接至第二鎖存器的輸出的輸入。
[0022]在另一實施例中，第一反相器傳輸門由通過時鐘信號和至少一個電源門控信號的邏輯操作獲得的至少一個控制信號進行控制。輸入控制電路包括第一至第三P溝道電晶體以及第一至第三N溝道電晶體。P溝道和N溝道電晶體串聯連接。第一P溝道電晶體的柵極耦接為接收第一控制信號，第一 N溝道電晶體的柵極耦接為接收與第一控制信號互補的第二控制信號。第三P溝道電晶體的柵極耦接為接收第一電源門控信號，第三N溝道電晶體的柵極耦接為接收與第一電源門控信號互補的第二電源門控信號；第二 P溝道電晶體的柵極耦接為接收輸入信號，第二 N溝道電晶體的柵極耦接為接收輸入信號。第一控制信號通過對時鐘信號和第二電源門控信號進行邏輯與操作而獲得。
[0023]根據本發明另一實施例，輸入控制電路包括第一 P溝道電晶體、第二 P溝道電晶體、第一 N溝道電晶體、第二 N溝道電晶體、以及第三N溝道電晶體。第二 P溝道電晶體、第一 P溝道電晶體、第一 N溝道電晶體、第二 N溝道電晶體和第三N溝道電晶體順序串聯連接。第一 P溝道電晶體的柵極耦接為接收第一控制信號，第一 N溝道電晶體的柵極耦接為接收第二控制信號，第二控制信號與第一控制信號互補。第三N溝道電晶體的柵極耦接為接收第二電源門控信號。第二 P溝道電晶體的柵極耦接為接收輸入信號，第二 N溝道電晶體的柵極耦接為接收輸入信號。
[0024]本發明一實施例提供一種SRPG單兀,包括輸入控制電路、第一鎖存器、第二鎖存器、第二傳輸門和反相器傳輸門。輸入控制電路具有輸入和輸出，其輸入I禹接至輸入信號，並且輸入控制電路是僅由時鐘信號控制的第一傳輸門。第一鎖存器具有輸入和輸出，其輸入耦接至輸入控制電路的輸出。第二傳輸門具有耦接至第一鎖存器的輸出的輸入和作為SRPG單元的至少一個輸出的輸出。第二鎖存器具有耦接至傳輸門的輸出的輸入和作為SRPG單元的至少一個輸出的輸出。反相器傳輸門具有耦合至第二鎖存器的輸出的輸入。
[0025]在本發明另一實施例中，對於上升沿時鐘觸發的非CSI SRPG單元，時鐘信號在電源門控信號的斷言/解除斷言期間保持為高，並且輸入控制電路被禁用。對於下降沿時鐘觸發的非CSI SRPG單元，時鐘信號在電源門控信號的斷言/解除斷言期間保持為低，並且輸入控制電路被禁用。
[0026]本發明一實施例還提供一種非CSI SRPG單元的控制方法，包括:僅使用時鐘信號來控制輸入控制電路，輸入控制電路具有輸入和輸出，其輸入耦接至輸入信號，其中輸入控制電路為第一傳輸門；利用控制信號來控制第一鎖存器，第一鎖存器具有輸入和輸出，其輸入耦接至輸入控制電路的輸出；利用控制信號來控制第二傳輸門，第二傳輸門具有耦接至第一鎖存器的輸出的輸入和作為非CSI SRPG單元的至少一個輸出的輸出；利用控制信號來控制第二鎖存器，第二鎖存器具有耦接至第二傳輸門的輸出的輸入和作為非CSI SRPG單兀的至少一個輸出的輸出；以及利用電源門控信號來控制反相器傳輸門，反相器傳輸門具有耦接至第二鎖存器的輸出的輸入。
[0027]本發明的SRPG單元的優點是:可提供相同的功能，但是面積更小，功耗更低，時鐘負載減小，並且建立/保持時間裕度的變動有所改進。
[0028]上面相當寬泛地概述了本發明的特徵和技術優點以便於能夠更好地理解下面對本發明的詳細描述。接下來將對本發明的其他特徵和優點進行描述，這形成了本發明權利要求的主題。本領域技術人員應理解，可以容易地使用所公開的概念和特定實施例作為基礎，進行修改或設計其他結構或工藝來實施與本發明相同的目的。本領域技術人員還應認識到，這種等效構造並不背離所附權利要求闡述的本發明的思想和範圍。
[0029]現在參見圖1，示出根據本發明一實施例的SRPG單元10的示意性電路圖。SRPG單元10是改善的CSI SRPG單元，其由一對彼此邏輯互補的電源門控信號異步控制。CSI SRPG單兀10包括輸入控制電路12、第一鎖存器14、由第一控制信號「SW」控制的傳輸門16、第二鎖存器18、以及由第二電源門控信號「pgb」控制的第二反相器傳輸門20。在下文的描述中，跟隨在信號名稱後的「b」表示該信號與具有相同名稱但缺少「b」的信號邏輯互補。例如，第二控制信號「 swb」是第一控制信號「 sw」的邏輯互補。在本實施例中，第二控制信號「swb」或第二電源門控信號「pgb」在邏輯低時是有效的或被斷言，在邏輯高時是無效的或被解除斷言。相似地，第一控制信號「sw」或第一電源門控信號「pg」在邏輯高時是有效的或被斷言，而在邏輯低時是無效的或被解除斷言。
[0030]通過對時鐘信號和電源門控信號進行邏輯操作獲得控制信號「sw」或「swb」。在本實施例中，例如，與門11接收時鐘信號「elk」和第二電源門控信號「pgb」並生成第一控制信號「sw」。與門11接收連續的電源電壓VDDC。第一電源門控信號「pg」是非門13的輸出，非門13接收第二電源門控信號「pgb」作為輸入。非門13接收可中斷電源電壓VDD。
[0031]輸入控制電路12具有用於接收輸入信號「Din」的輸入、以及用於提供耦接至第一鎖存器14的輸入的輸出，其還被指不為第一節點「Db」。在本實施例中，輸入控制電路12還包括多個P溝道電晶體40、42和44，以及多個N溝道電晶體46、48和50。P溝道電晶體40,42和44以及N溝道電晶體46、48和50串聯連接，其中第一 P溝道電晶體40、第二 P溝道電晶體42、第一 N溝道電晶體46和第二 N溝道電晶體48被配置為第一反相器傳輸門，其由至少一個控制信號進行控制。
[0032]具體而言，第一 P溝道電晶體40具有耦接為接收第一控制信號「sw」的柵極、源極和耦接至第一節點「Db」的漏極。第二 P溝道電晶體42具有耦接為接收輸入信號「Din」的柵極、源極和耦接至第一 P溝道電晶體40的源極的漏極。第三P溝道電晶體44具有耦接為接收第一電源門控信號「pg」的柵極、耦接為接收可中斷電源電壓VDD的源極、以及耦接至第二 P溝道電晶體42的源極的漏極。
[0033]第一 N溝道電晶體46具有耦接為接收第二控制信號「swb」的柵極、源極和耦接至第一節點「Db」的漏極。第二 N溝道電晶體48具有耦接為接收輸入信號「Din」的柵極、源極和耦接至第一 N溝道電晶體46的源極的漏極。第三N溝道電晶體50具有耦接為接收第二電源門控信號「pgb」的柵極、耦接至電源電壓端子VSS的源極、以及耦接至第二 N溝道電晶體48的源極的漏極。
[0034]第一鎖存器14包括第一反相器24和由第一控制信號「sw」控制的第三反相器傳輸門26。第一反相器24和第三反相器傳輸門26均接收可中斷電源電壓VDD ;並具有耦接至第一節點「Db」的輸入。第一反相器24包括用於提供輸出信號給第二節點「nO」的輸出。第三反相器傳輸門26具有耦接至第二節點「nO」的輸入以及用於提供輸出信號給第一節點「Db」的輸出。當第一控制信號「sw」為邏輯高時,第三反相器傳輸門26被啟用(enabled)。
[0035]傳輸門16也接收可中斷電源電壓VDD，並具有耦接至第二節點「nO」的輸入和用於提供輸出給第三節點「Qb」的輸出。當第一控制信號「sw 「為邏輯高時，傳輸門16被啟用。
[0036]第二鎖存器18包括第二反相器28和由第一控制信號「sw」控制的第四反相器傳輸門30。與第一鎖存器14不同，第二反相器28和第四反相器傳輸門30均接收連續電源電壓VDDC。第二反相器28具有耦接至第三節點「Qb」的輸入、以及輸出。第四反相器傳輸門30具有耦接至第二反相器28的輸出的輸入、以及用於提供輸出信號給第三節點「Qb」的輸出。當第一控制信號「sw」為邏輯低時，反相器傳輸門30被啟用。
[0037]第二反相器傳輸門20也接收可中斷電源電壓VDD，並具有耦接至第二鎖存器18的輸出(即，第三節點「Qb」)的輸入和耦接至第一鎖存器14的輸出(即，第一節點「Db」)的輸出。當第二電源門控信號「pgb」為邏輯低時，第二反相器傳輸門20被啟用。
[0038]第三節點標記「Qb」可用作SRPG單元10的輸出。然而，在本實施例中，為了獲得與第一節點「Qb」邏輯互補的輸出信號「Q」，SRPG單元10還包括耦接為從第三節點「Qb」接收輸出信號的第三反相器22。第三反相器22接收可中斷電源電壓VDD。
[0039]圖2是根據本發明一實施例的SRPG單元的示意性電路圖。圖2所示的SRPG單元60由第二電源門控信號「pgb」同步控制。圖1所示的第三P溝道電晶體44被省略並且第二 P溝道電晶體42的源極接收可中斷電壓VDD。在第二電源門控信號「pgb」的同步控制下，輸入信號「Din」必須在電源門控信號「pgb」斷言為低(處於電源門控模式中)時和之後被穩定。
[0040]當SRPG單元10，60將要進入電源門控模式時，第二電源門控信號「pgb」斷言邏輯低然後第一鎖存器14保持數據；輸入信號「Din」穩定並且沒有跳變發生；第一節點「Db」處的值取決於輸入信號「Din」中的值，在第一節點「Db」上無競爭發生。之後，可中斷電源電壓VDD掉電；第三節點「Qb」 (SRPG單元10和第二鎖存器18的輸出)維持保持狀態，也就是說，輸入信號「Din」、第一節點「Db」、第二節點「nO」將不會丟失它們的狀態並隨著可中斷電源電壓VDD浮置；在電源門控模式中，SRPG單元10和60是無競爭的。
[0041]當SRPG單元10和60將要從電源門控模式恢復至正常模式時，可中斷電源電壓VDD首先上升，而第二電源門控信號「pgb」仍保持為邏輯低然後第一鎖存器14的狀態將從第三節點「Qb」恢復；在輸入信號「Din」中仍無跳變發生；第一節點「Db」中的狀態為無競爭。然後第二電源門控信號「Pgb」斷言邏輯高；最後，SRPG單元10和60恢復正常模式並且所有部件再次工作。
[0042]可以看出，本發明的改善的CSI SRPG單元10和60的優點在於改善的建立(setup)時間並且是無競爭的。
[0043]對於滿足特定時鐘狀態要求的CSI SRPG單元，本發明還將它們簡化為非CSI SRPG單元以減小管芯面積和功耗。其中，對於在電源門控信號的斷言/解除斷言期間其時鐘保持為高的CSI SRPG單元，它們被產生為上升沿觸發的非CSI SRPG單元；而對於在電源門控信號的斷言/解除斷言期間其時鐘保持為低的CSI SRPG單元，它們被產生為下降沿觸發的非CSI SRPG單元。
[0044]圖3是根據本發明一實施例的上升沿時鐘觸發非CSI SRPG單元70的示意性電路圖，而圖4是根據本發明一實施例的下降沿時鐘觸發非CSI SRPG單元80的示意性電路圖。
[0045]圖3和圖4所示的非CSI SRPG單元70和80均包括輸入控制電路12、第一鎖存器14、由標有「sw」的第一控制信號控制的第二傳輸門16、第二鎖存器18、以及由第二電源門控信號「pgb」控制的反相器傳輸門20。簡單起見，圖3和圖4未示出每個部件的電源信息，其與圖1和圖2所不的相同。
[0046]在圖3所示的上升沿時鐘觸發非CSI SRPG單元70中，輸入控制電路12是由標記為「elk」的時鐘信號控制的第一傳輸門，並且具有用於接收輸入信號「D」的輸入、以及輸出。由於該非CSI SRPG單元70為上升沿觸發，所以輸入控制電路12在時鐘信號「elk」為邏輯低時被啟用。在非CSI SRPG單元10為下降沿觸發的情況下，圖4所示的輸入控制電路12在時鐘信號「elk」為邏輯高時被啟用。圖3所示的第一控制信號「sw」還是「與」邏輯門11的輸出，「與」邏輯門11具有時鐘信號「elk」輸入和第二電源門控信號「pgb」輸入。然而，在非CSI SRPG單元70為下降沿觸發的情況下，控制信號「sw」為「與」邏輯門的輸出，該「與」邏輯門具有反相時鐘信號「elk」輸入和第二電源門控信號「pgb」輸入。
[0047]由於非CSI SRPG單元70的其他部分與圖1和2所示的CSI SRPG單元10的那些相同，所以將不再對其進行詳細描述。
[0048]應注意，這裡描述的任何信號均可被設計為負或正邏輯信號。因此，在替選實施例中，描述為正邏輯信號的那些信號可被實施為負邏輯信號，描述為負邏輯信號的那些信號可被實施為正邏輯信號。也就是說，儘管說明書中詳細闡述的實施例使用了特定狀態的時鐘信號和控制信號，諸如「clk」、「pgb」，但是本領域技術人員可以理解，基於上述的對稱結構，還存在各種SRPG單元的實施例。
[0049]圖5是圖3中的非CSI SRPG單元70的各種信號的時序圖。在時間I期間，電源導通，非CSI SRPG單元70運行在正常模式。時鐘信號「elk」和第二電源門控信號「pgb」均為邏輯高，從而第一控制信號「sw」為邏輯高。於是，由時鐘信號「elk」控制的輸入控制電路12被禁用，由第一控制信號「sw」控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被啟用、啟用和禁用。由第二電源門控信號「pgb」控制的第二反相器傳輸門20被禁用。因此，非CSISRPG單元70的狀態保持在第一鎖存器14中。
[0050]在時間2期間，電源仍導通，時鐘信號「elk」為邏輯高，第二電源門控信號「pgb」被斷言為低。於是，第一控制信號「sw」為邏輯低。非CSI SRPG單元70開始進入電源門控模式。由時鐘信號「elk」控制的輸入控制電路12被禁用，由第一控制信號「sw」控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號「pgb」控制的第二反相器傳輸門20被啟用。因此，從第一鎖存器14饋送的狀態將保持在第二鎖存器18中。
[0051]在時間3期間，電源變為關斷，時鐘信號「elk」為邏輯高，第二電源門控信號「pgb」為邏輯低。這樣，第一控制信號「SW」為邏輯低。SRPG 10進入電源門控模式。由時鐘信號「elk」控制的輸入控制電路12被禁用，由第一控制信號「sw」控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號「pgb」控制的第二反相器傳輸門20被啟用。因此，SRPG單元10的狀態保持在第二鎖存器18中。
[0052]在時間4期間，電源再次變為導通，時鐘信號「elk」為邏輯高，第二電源門控信號「pgb」為邏輯低。於是，第一控制信號「sw」為邏輯低。非CSI SRPG單元10開始退出電源門控模式。由標記「elk」的時鐘信號控制的輸入控制電路12被禁用，由第一控制信號「sw」控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被禁用、禁用和啟用。由第二電源門控信號「Pgb」控制的第二反相器傳輸門20被啟用。因此，非CSI SRPG單元70的狀態仍然保持在第二鎖存器18中。
[0053]在時間5期間，電源保持導通，時鐘信號「elk」為邏輯高，第二電源門控信號被解除斷言為低。於是，第一控制信號「sw」為邏輯高。非CSI SRPG單元10恢復正常模式。由時鐘信號「elk」控制的輸入控制電路12被禁用，由第一控制信號「sw」控制的第二傳輸門16、第三反相器傳輸門26和第四反相器傳輸門30分別被啟用、啟用和禁用。由第二電源門控信號「pgb」控制的第二反相器傳輸門20被禁用。因此，從第二鎖存器18饋送的狀態將保持在第一鎖存器14中。
[0054]本發明對當前的SRPG單元，尤其是當前的CSI SRPG單元進行了優化。改善的SRPG單元可以實現相同的功能，但是消除了若干元件，諸如或非門和反相器，從而減小了管芯面積、功耗和時鐘負荷，改善了建立/保持時間裕度變化，並且是無競爭的。
[0055]儘管已經顯示和描述了本發明的各種實施例，但是清楚的是，本發明不限於這些實施例。在不背離如權利要求所述的本發明的思想和範圍的情況下，多種修改、改變、變動、替代和等效對本領域技術人員而言都將是顯而易見的。
【權利要求】
1.一種時鐘狀態無關CSI狀態保持電源門控SRPG單元，包括: 接收輸入信號的輸入控制電路，其中該輸入控制電路包括被配置為第一反相器傳輸門的多個電晶體以及與該多個電晶體串聯連接的由至少一個電源門控信號控制的至少一個電晶體； 第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入； 傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該傳輸門的輸出包括該SRPG單元的至少一個輸出； 第二鎖存器，具有I禹接至該傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個輸出；以及 第二反相器傳輸門，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸出。
2.如權利要求1所述的CSISRPG單元，其中該第一反相器傳輸門由至少一個控制信號控制，該至少一個控制信號通過對時鐘信號和該至少一個電源門控信號進行邏輯操作而獲得。
3.如權利要求2所述的CSISRPG單元，其中該輸入控制電路包括: 第一、第二和第三P溝道電晶體；以及 第一、第二和第三N溝道電晶體，其中該第三P溝道電晶體、該第二 P溝道電晶體、該第一 P溝道電晶體、該第一 N溝道電晶體、該第二 N溝道電晶體和該第三N溝道電晶體順序地串聯連接。
4.如權利要求3所述的CSISRPG單元，其中， 該第一 P溝道電晶體的柵極耦接為接收第一控制信號，該第一 N溝道電晶體的柵極耦接為接收與該第一控制信號互補的第二控制信號； 該第三P溝道電晶體的柵極耦接為接收第一電源門控信號，該第三N溝道電晶體的柵極耦接為接收與該第一電源門控信號互補的第二電源門控信號；且該第二 P溝道和N溝道電晶體的柵極耦接為接收該輸入信號。
5.如權利要求4所述的CSISRPG單元，其中該第一控制信號通過對該時鐘信號和該第二電源門控信號進行邏輯與操作而獲得。
6.如權利要求2所述的CSISRPG單元，其中該輸入控制電路包括第一和第二 P溝道電晶體以及第一、第二和第三N溝道電晶體，其中該第二 P溝道電晶體、該第一 P溝道電晶體、該第一 N溝道電晶體、該第二 N溝道電晶體和該第三N溝道電晶體順序地串聯連接。
7.如權利要求6所述的CSISRPG單元，其中， 該第一 P溝道電晶體的柵極耦接為接收第一控制信號，該第一 N溝道電晶體的柵極耦接為接收與該第一控制信號互補的第二控制信號； 該第三N溝道電晶體的柵極耦接為接收第二電源門控信號；且 該第二 P溝道電晶體和該第二 N溝道電晶體二者的柵極耦接為接收該輸入信號。
8.一種非時鐘狀態無關CSI狀態保持電源門控SRPG單元，包括: 接收輸入信號的輸入控制電路，其中該輸入控制電路是由時鐘信號控制的第一傳輸門； 第一鎖存器，具有耦接至該輸入控制電路的輸出的輸入；第二傳輸門，具有耦接至該第一鎖存器的輸出的輸入，其中該第二傳輸門的輸出包括該SRPG單元的至少一個輸出； 第二鎖存器，具有耦接至該第二傳輸門的該輸出的輸入，其中該第二鎖存器的輸出包括該SRPG單元的至少一個輸出；以及 反相器傳輸門(20)，具有耦接至該第二鎖存器的該輸出的輸入和耦接至該第一鎖存器的輸入的輸出。
9.如權利要求8所述的SRPG單元，其中對於上升沿時鐘觸發的SRPG單元，該時鐘信號在電源門控信號的斷言/解除斷言期間保持為高，並且該輸入控制電路被禁用。
10.如權利要求8所述的SRPG單元，其中對於下降沿時鐘觸發的SRPG單元，該時鐘信號在電源門控信號的 斷言/解除斷言期間保持為低，並且該輸入控制電路被禁用。
【文檔編號】H03K19/00GK103795393SQ201210551411
【公開日】2014年5月14日 申請日期:2012年10月26日 優先權日:2012年10月26日
【發明者】劉毅峰, 陳哲, 章沙雁, 周建 申請人:飛思卡爾半導體公司