一種頂部基片連接的cmos集成電路及其製造方法

2023-06-23 21:16:11 3

專利名稱：一種頂部基片連接的cmos集成電路及其製造方法
技術領域：
本發明一般涉及製造半導體集成電路各種晶片的領域，以及更準確地說，涉及互補金屬氧化物半導體各種晶片的製造方法。
在現有技術中已知的一種類型的半導體集成電路就是通常所說的互補金屬氧化物半導體或CMOS。各種CMOS集成電路顯示出較快的開關時間和較低的電力消耗。因此，各種CMOS集成電路十分適合於多種多樣的包括計算機的應用。
一種典型的CMOS製造工藝一開始時在一塊低電阻率的襯底上形成一層高電阻率外延層。其次用傳統的光刻工藝生產出一片所要求的電子元件或集成電路。為了使該製成的器件正常地工作，需要有一個連到低電阻率襯底上的電氣的連接。倘若採用的是一種針腳式引線接合工藝，是在器件上每個接點焊接區之間連接細導線而且在器件封裝內連接它們各自的引入線，則該連接可以在襯底的暴露底面進行。
然而，倘若該器件是採用一種帶式自動鍵合(TAB)工藝封裝的話，則與襯底的該種連接必須置於暴露的襯底的對面即在該器件的上表面上，亦即在通常包含各有源元件的那個表面上。根據一種已知的建立上側襯底連接的方法，首先完成建立有源元件所需的全部工藝過程。接著，通過該器件的上表面引入一個側向地圍繞該器件周圍伸展的雜質區。於是該器件須經傳統的加熱過程以將該雜質區向下擴進該外延層。因為該已完成的各有源元件不能長時間被暴露於過高溫度而不損壞，該雜質擴散僅僅部分地通過該外延層而實際上沒有到達該低電阻率的襯底。
這一方法的一個主要缺點是，由該擴散的雜質建立的連接由於高電阻率外延層的不充分滲透，勢必會具有一個較大的電阻。該大電阻的連接增大了使器件可能經受一種被稱為「閉鎖」狀態的可能性，在該狀態下，該器件變得完全不能工作。
本發明提供一種新穎的而且經過改進的、具有一個上側電氣連接到襯底的CMOS器件及其製造方法。一層高電阻率的外延層被施加到一塊低電阻率的襯底上。接著，一個高濃度的雜質區圍繞著該外延層的周圍被滲入。一旦這個高濃度區已在適當位置而且在所有各有源元件被形成之前，該區就在受控狀態下被加熱，致使各種雜質向下擴散通過該外延層直至它們接觸到該低電阻率的襯底為止。
結果，一個連到襯底的上側連接被建成，該連接具有一個顯著降低的電阻。該上側連接法可與TAB封裝工藝兼容，而且該降低了的連接電阻增強了該器件的抗閉鎖性。
本發明在附加的權利要求書裡被詳細指出。本發明的該以上的和進一步的優點參照以下說明連同附圖可以得到更好的了解，其中

圖1到圖8，用剖面圖形式描繪根據本發明建造的一個半導體器件中的順序製造步驟。
圖1以剖面顯示出一個半導體襯底2。該襯底2可能包含，例如，一塊摻硼的具有近似0.002-0.008歐姆/釐米的較低電阻率的襯底。如在圖2中所示，一個較高電阻率(10-60歐姆/釐米)材料的外延層4接著被生長在襯底2的上表面。為方便起見，該襯底2和該外延層4將被集合起來作為一個組合物6來述及。
該組合物6在一個傳統的工藝狀態下被加熱，如在圖3中所示，以形成一層絕緣的二氧化矽層8在外延層4的上層表面。於是，該二氧化矽層8通過一個傳統的光刻工藝被刻圖和刻蝕。如在圖4中畫出，一層光致抗蝕層10被塗覆到該二氧化矽層8的上表面。接著，光通過掩模12被射入，因此光致抗蝕層10在預選定的圖案下曝光。
如在圖5中所畫的，光致抗蝕層10被曝光的各部分於是沿著下伏的那層二氧化矽層8上的各部分全被除去而留下兩個孔徑14和一個孔徑16。該孔徑14實際上是一個「環」的部分，該環圍繞該二氧化矽層8的周圍側向地延展，並且最終如以下說明的將確定一個上側到襯底2的電氣連接的位置。然而應該理解氖牽蒙喜嗟礁貿牡椎牧湧梢耘渲迷詼躉璨 表面上任一方便的位置而並不需要圍繞它的周圍延展。
與該兩個孔徑14相反，該孔徑16顯示出可能用作為一個預選定的半導體元件，例如電晶體的位置。
如在圖6中所畫出，一個具有較低的各種雜質濃度的區域18被形成在每個孔徑14和16底下外延層4的各部分。該區域18例如可以通過一種常規的離子注入工藝來形成。通過採用一個較低的注入能，該區域18保持在較淺深度。
接著，如在圖7中所示，一個新的光致抗蝕層20被塗覆到二氧化矽層8上。然而與圖4相反，該光致抗蝕層20被刻製成這樣的圖案以致它只復蓋孔徑16以及另外類似的各孔徑，亦即另外的那些孔徑相應於供各種半導體元件的部位。換句話說，除了孔徑14(該孔徑確定襯底連接的部位)之外，所有各孔徑全被復蓋上光致抗蝕層20。在這點上，一個較高的雜質濃度被通過孔徑14滲入，因此在孔徑14的下面外延層4的該部分形成一個高濃度區域22。如上所述，一種常規的離子注入工藝可以應用於形成該高濃度區域22。
該光致抗蝕層20被除去，然後在受控條件下將該組合物6，包括該二氧化矽層8和各區域18和22加熱。如在圖8中所畫的，這一加熱過程導致在每個孔徑14和16上形成一層二氧化矽層24。該加熱過程還導致各種雜質在區域18和22通過該外延層4向下擴散。此外，襯底2中的各種雜質勢必要向上擴散直到外延層4。該加熱過程的溫度和持續時間被這樣控制以致該高濃度區域22正好擴進該低電阻率的襯底2而且實際上接觸到從襯底2向上擴散的各種雜質。由於該區域18包含一個比該區域22低的雜質濃度，該區域18僅部分地通過該外延層4擴散。
該經擴散生成的區域22提供一條從該襯底2通到外延層4的低電阻的通道。該降低了電阻的通道在該器件被應用於一個電路設計中時可增強該製成器件的抗閉鎖性。其後，一些另外的傳統工藝工序(未畫出)被用來完成所要求的半導體各元件的製作。一個傳統的接點焊接區(未畫出)可以配置於一個與該區域22進行電氣接觸的所要求的位置。
該上述說明曾被局限於本發明的一個特殊的實施例。顯然，在實現本發的某些或全部優點的情況下是可以進行各種變化和各種改進的。因此，附帶的權利要求書的目的是復蓋所有這些在本發明實質精神和目標內的各種變化和各種改進。
權利要求
1.製造一種半導體器件的一種方法，所述器件包括一個組合物，該組合物包括一塊具有一個上表面和下表面的襯底以及一層在其所述上表面上形成的在其中可以形成各種有源元件的薄層，其特徵在於，所述方法包括下列各個工序在所述薄層上面形成一層絕緣的薄層；在所述絕緣薄層上刻製圖案以形成一個貫通該薄層的孔徑；通過所述孔徑注入各種雜質，以致一個有各種雜質的區域被澱積在所述孔徑下面的薄層中；以及把所述有各種雜技的區域向下擴散通過所述薄層到所述襯底，由此在所述襯底和所述孔徑之間形成一條導電的通道。
2.根據權利要求1的方法，其特徵在於所述各種雜質是通過一種離子注入工藝注入的。
3.一種半導體器件，該器件包括一個組合物，該組合物包括一塊具有一個上表面的和一個下表面的襯底以及一層在其所述上表面上形成的在其中可以形成各種有源元件的薄層，所述器件的特徵包括;一層絕緣的薄層，所述絕緣薄層是被處置在所述薄層上的，所述絕緣薄層具有一個貫通該薄層而配置的孔徑;以及一個有各種雜質的區，所述區被配置在所述薄層中而且處於所述孔徑的下面，從而所述區形成一條導電通道，延展通過所述薄層並與所述襯底接觸。
4.製造一種半導體器件的一種方法，所述器件包括一個組合物，該組合物包括一塊具有一個上表面和下表面的襯底以及一片在其所述上表面上形成的在其中可以形成各種有源元件的薄層，其特徵在於所述方法包括下列各個工序在所述薄層上面形成一層絕緣的薄層;在所述絕緣的薄層上刻製圖案以形成許多貫通該薄層的孔徑，最少所述各孔徑之一為一個襯底接觸孔徑，所述襯底接觸孔徑確定供連到所述襯底的一條導電通道用的一個位置，最少所述各孔徑中的另一個孔徑為一個元件孔徑，所述元件孔徑確定供一個預選定的半導體元件用的一個位置;通過全部所述孔徑引入各種雜質，致使一個有各種雜質的區被澱積在每個孔徑下面的薄層裡;對所述絕緣薄層塗覆一層暫時性的保護塗層，所述保護塗層形成在預選定的圖案中，從而只有所述元件孔徑才被復蓋上所述保護塗層;通過所述襯底接觸孔徑將附加的各種雜質引進所述薄層;除去所述保護塗層;以及把所述各種雜質向下擴散通過所述薄層到達所述襯底，由此在所述襯底和所述襯底接觸孔徑之間形成一條導電的通道。
全文摘要
一種新穎的而且經過改進的CMOS製作工藝提供一種具有一個低的電阻的上側連接到其襯底的器件。該上側襯底連接增強了該器件的抗閉鎖性，而且適宜應用於各種帶式自動鍵合(TAB)封裝工藝。
文檔編號H01L21/8238GK1031155SQ8810263
公開日1989年2月15日 申請日期1988年4月30日 優先權日1987年5月1日
發明者格雷戈裡·J·格魯拉, 安德烈·I·納洋 申請人:數字設備公司