半導體存儲裝置及其驅動方法
2023-05-30 13:39:51 2
專利名稱：半導體存儲裝置及其驅動方法
技術領域：
本發明關於一種半導體存儲裝置，且更具體而言關於一種用於初始化半導體存儲裝置的內部邏輯電路的技術。
背景技術：
一般而言，半導體存儲裝置包括多個內部邏輯電路及內部供電電壓產生區塊。該內部供電電壓產生區塊自由外部源輸入的源電壓VDD產生諸如核心電壓VCORE、周邊電壓VPERI及位線預充電電壓VBLP的多個內部供電電壓，以進而保證穩定操作。本文中，核心電壓VCORE用於自存儲單元讀取數據或向存儲單元寫入數據，且周邊電壓VPERI用於操作包括於半導體存儲裝置中的內部邏輯電路。
內部邏輯電路應由內部供電電壓供電以使其在執行其自己的操作之前初始化。內部供電電壓產生區塊經由供電電壓終端向內部邏輯電路供應內部供電電壓。此時，若繼供應源電壓VDD之後，每一內部供電電壓的電壓電平達到預定電壓電平，則出現閉鎖(latch-up)問題。結果，難以保證半導體存儲裝置的可靠性。為初始化內部邏輯電路而無閉鎖問題，為半導體存儲裝置配備供電電路。
圖1為用於初始化內部邏輯電路而無閉鎖問題的常規半導體存儲裝置的方塊圖。
常規半導體存儲裝置包括供電信號產生單元100、內部供電電壓產生單元110及內部邏輯單元120。
供電信號產生單元100產生供電信號PWRUP。當自外部源輸入的源電壓VDD達到預定電壓電平時，供電信號PWRUP以脈衝形狀啟動。一般而言，供電信號產生單元100偵測源電壓VDD的電壓電平，以當源電壓VDD低於預定電壓電平時產生具有邏輯電平「低」的供電信號PWRUP，且當源電壓VDD達到預定電壓電平時將供電信號PWRUP自邏輯電平「高」脈動至邏輯電平「低」。
內部供電電壓產生單元110通常由模擬電路組成。繼當源電壓VDD達到預定電壓電平時供電信號PWRUP自邏輯電平「高」轉變至邏輯電平「低」之後，內部供電電壓產生單元110產生多個內部供電電壓，由此使內部供電電壓的電壓電平穩定。
內部邏輯單元120包括諸如鎖存器及觸發器的時序電路及諸如數字電路的動態電路。內部邏輯單元120響應於供電信號PWRUP而以預定值初始化時序電路及動態電路的內部信號。
繼源電壓VDD達到預定電壓電平之後，不轉變供電信號PWRUP，以使內部供電電壓為穩定的。然而，當繼源電壓VDD達到預定電壓電平之後供電信號PWRUP轉變時，難以確定半導體存儲裝置是否錯誤地執行初始化操作。
若諸如雙工作率3同步動態隨機存取存儲器(DDR3 SDRAM)的半導體存儲裝置並非通過供電信號產生單元100而是經由專用外部重設引腳而初始化，則易於確定半導體存儲裝置是否錯誤地執行初始化操作。
然而，多數半導體存儲裝置並不包括諸如專用外部重設引腳的額外初始化設備。結果，難以處理在源電壓VDD的穩定狀態下出現的錯誤。
發明內容
因此，本發明的一目標為提供一種半導體存儲裝置，其用於在源電壓的穩定狀態且無額外重設引腳的狀況下初始化其內部邏輯電路。
因此，本發明的另一目標為提供一種方法，其用於在源電壓的穩定狀態且無額外重設引腳的狀況下初始化半導體存儲裝置的內部邏輯電路。
根據本發明的一方面，提供一種半導體存儲裝置，其包括供電信號產生單元，其用於產生供電信號；內部重設信號產生單元，其用於響應於在測試模式期間自任意外部引腳輸入的墊信號而產生內部重設信號；內部邏輯初始化信號產生單元，其用於基於供電信號及內部重設信號而產生內部邏輯初始化信號；及內部邏輯單元，其響應於內部邏輯初始化信號而初始化。
根據本發明的另一方面，提供一種半導體存儲裝置，其包括供電信號產生單元，其用於產生供電信號；測試模式確定單元，其用於產生在測試模式期間啟動的測試模式信號；邏輯組合單元，其用於通過邏輯地組合自任意外部引腳輸入的墊信號及測試模式信號而產生內部重設信號；內部邏輯初始化信號產生單元，其用於基於供電信號及內部重設信號而產生內部邏輯初始化信號；及內部邏輯單元，其響應於內部邏輯初始化信號而初始化。
根據本發明的又一方面，提供一種用於初始化半導體存儲裝置的方法，其包括產生當自外部輸入的源電壓的電壓電平高於預定電壓電平時啟動的供電信號；響應於自任意外部引腳輸入的墊信號而產生內部重設信號；基於供電信號及內部重設信號而產生內部邏輯初始化信號；及以內部邏輯初始化信號初始化半導體存儲裝置的內部電路。
圖1為用於初始化內部邏輯電路而無閉鎖效應的常規半導體存儲裝置的方塊圖；圖2為根據本發明的實施例的用於初始化內部邏輯電路而無閉鎖效應的半導體存儲裝置的方塊圖；圖3為描述在圖2中展示的內部重設信號產生單元的詳細方塊圖；圖4為描述在圖3中展示的邏輯組合單元的詳細方塊圖；及圖5A及5B為分別展示在圖2中展示的內部邏輯初始化信號產生單元的詳細電路圖。
具體實施例方式
下文中，將參看附圖詳細描述根據本發明的半導體存儲裝置，其用於在源電壓的穩定狀態而無專用外部重設引腳的狀況下初始化其內部邏輯電路。
圖2為根據本發明的實施例的用於初始化內部邏輯電路而無閉鎖效應的半導體存儲裝置的方塊圖。
半導體存儲裝置包括供電信號產生單元200、內部供電電壓產生單元210、內部邏輯單元220、內部重設信號產生單元230及內部邏輯初始化信號產生單元240。
供電信號產生單元200產生供電信號PWRUP。當自外部輸入的源電壓VDD的電壓電平高於預定電壓電平時，啟動供電信號PWRUP。
內部供電電壓產生單元210響應於供電信號PWRUP而自源電壓VDD產生多個內部供電電壓。內部供電電壓產生單元210可包括核心電壓(VCORE)產生器、周邊電壓(VPERI)產生器及位線預充電電壓(VBLP)產生器。
內部重設信號產生單元230基於在測試模式期間自任意外部引腳輸入的墊信號PAD_IN而產生內部重設信號RESETI。本文中，任意外部引腳並非專用外部重設引腳，而為諸如地址引腳及數據引腳的通用引腳，其被分配來產生內部信號。
內部邏輯初始化信號產生單元240響應於供電信號PWRUP及內部重設信號RESETI而產生內部邏輯初始化信號RESET。
響應於內部邏輯初始化信號RESET而以預定值初始化內部邏輯單元220。內部邏輯單元220包括諸如鎖存器及觸發器的時序電路及諸如數字電路的動態電路。
圖3為描述在圖2中展示的內部重設信號產生單元230的詳細方塊圖。
內部重設信號產生單元230包括測試模式確定單元30及邏輯組合單元35。在模式測試期間，測試模式確定單元30通過使用外部模式寄存器集(EMRS)的保留碼(reserved code)而產生且啟動測試模式信號RESET_TM。測試模式確定單元30啟動。
邏輯組合單元35通過邏輯地組合墊信號PAD_IN及測試模式信號RESET_TM而產生內部重設信號RESETI。
因此，當在測試模式期間啟動墊信號PAD_IN時，邏輯組合單元35啟動內部重設信號RESETI。
圖4為描述在圖3中展示的邏輯組合單元35的詳細方塊圖。
邏輯組合單元35包括NAND門NAND0及反轉器INV0。
NAND門NAND0執行墊信號PAD_IN及測試模式信號RESET_TM的NAND運算。反轉器INV0反轉NAND門NAND0的輸出，以輸出內部重設信號RESETI。
因此，在測試模式期間，邏輯組合單元35輸出墊信號PAD_IN作為內部重設信號RESETI。
圖5A及5B分別為展示在圖2中展示的內部邏輯初始化信號產生單元240的詳細電路圖。作為參考，內部邏輯初始化信號產生單元240使用供電信號PWRUP作為內部邏輯初始化信號RESET(惟測試模式除外)，且在測試模式期間使用內部重設信號RESETI作為內部邏輯初始化信號RESET。可用各種實施例實施內部邏輯初始化信號產生單元240。
參看圖5A，內部邏輯初始化信號產生單元240包括NOR門NOR0及反轉器INV1。
NOR門NOR0執行供電信號PWRUP及內部重設信號RESETI的NOR運算。反轉器INV1反轉NOR門NOR0的輸出以輸出內部邏輯初始化信號RESET。
因此，當供電信號PWRUP及內部重設信號RESETI中的任一者啟動時，在圖5A中展示的內部邏輯初始化信號產生單元240啟動且輸出內部邏輯初始化信號RESET。
參看圖5B，內部邏輯初始化信號產生單元240包括第一及第二傳輸門TG1及TG2、第一及第二反轉器INV2及INV3以及反轉器鎖存單元LAT0。
第一傳輸門TG1響應於通過第一反轉器INV2反轉的反轉測試模式信號而選擇性地傳送供電信號PWRUP。第二傳輸門TG2響應於測試模式信號RESET_TM而選擇性地傳送內部重設信號RESETI。反轉器鎖存單元LAT0鎖存在第一及第二傳輸門TG1及TG2的共同節點N0處的信號。第二反轉器INV3反轉反轉器鎖存單元LAT0的輸出以輸出內部邏輯初始化信號RESET。
因此，在圖5B中展示的內部邏輯初始化信號產生單元240除測試模式之外輸出供電信號PWRUP作為內部邏輯初始化信號RESET，且對於測試模式，輸出內部重設信號RESETI作為內部邏輯初始化信號RESET。
下文中，參看圖2至5B，將描述用於初始化內部邏輯電路的半導體存儲裝置的操作。
首先，若來自外部的源電壓VDD的電壓電平達到預定電壓電平，則供電信號PWRUP以邏輯電平「高」短時間脈動。內部邏輯初始化信號產生單元240輸出供電信號PWRUP作為內部邏輯初始化信號RESET。因此，響應於內部邏輯初始化信號RESET，以預定值初始化在內部邏輯單元220內的諸如鎖存器及觸發器的時序電路及諸如數字電路的動態電路。
同時，繼供電信號PWRUP以邏輯電平「高」短時間脈動之後，在內部供電電壓產生單元210內的所有核心電壓(VCORE)產生器、周邊電壓(VPERI)產生器及位線預充電電壓(VBLP)產生器產生其自己的電壓。作為參考，可基於作為使能信號的供電信號PWRUP而操作內部供電電壓產生單元210。本文中，將作為使用信號的供電信號PWRUP自脈衝形狀改變為電平形狀。
此後，繼源電壓VDD的電壓電平穩定以使半導體存儲裝置正常操作之後，以邏輯電平「高」啟動測試模式信號RESET_TM，邏輯組合單元35根據經由任意外部引腳施加的墊信號PAD_IN的狀態來啟動或撤銷內部重設信號RESETI。
具體地說，參看圖4，當測試模式信號RESET_TM及墊信號PAD_IN為邏輯電平「高」時，以邏輯電平「高」啟動內部重設信號RESETI。當測試模式信號RESET_TM為邏輯電平「高」且墊信號PAD_IN為邏輯電平「低」時，以邏輯電平「低」撤銷內部重設信號RESETI。本文中，建議以諸如供電信號PWRUP的脈衝形狀來施加墊信號PAD_IN。
若內部重設信號RESETI短時間以邏輯電平「高」脈動，則內部邏輯初始化信號產生單元240輸出內部重設信號RESETI作為內部邏輯初始化信號RESET。響應於內部邏輯初始化信號RESET，以預定值初始化在內部邏輯單元220內的諸如鎖存器及觸發器的時序電路及諸如數字電路的動態電路。
同時，內部供電電壓產生單元210不受內部重設信號RESETI影響，因此不顧內部邏輯單元220的初始化操作，在內部供電電壓產生單元210內的所有核心電壓(VCORE)產生器、周邊電壓(VPERI)產生器及位線預充電電壓(VBLP)產生器產生其自己的電壓。
當通過特定測試偵測到錯誤時，半導體存儲裝置的內部邏輯單元220進入測試模式且通過使用分配的外部墊予以初始化。若繼初始化之後通過特定測試而未偵測到錯誤，則假定該錯誤為因內部邏輯單元220的初始化操作而產生的差錯。
根據本發明的實施例，所有信號(即供電信號PWRUP、內部重設信號RESETI、測試模式信號RESET_TM及內部邏輯初始化信號RESET)皆以邏輯電平「高」予以啟動。在其它實施例中，可用邏輯電平「低」啟動這些信號中的任一者且因此應相應地改變其邏輯門。
如上所述，本發明的半導體存儲裝置採用內部重設信號產生單元以及供電信號產生單元。因此，在半導體存儲裝置內的內部邏輯單元不僅當供應來自外部的源電壓時而且在操作期間初始化，而無專用外部重設引腳。內部重設信號產生單元可通過使用任意外部引腳及指示測試模式的信息而實施。在此狀況下，可能響應於任意外部引腳的狀態而容易地控制內部邏輯單元。另外，可能確定在操作期間發生的錯誤是否由錯誤的初始化操作而導致。結果，可容易地解決錯誤。
同時，若在操作期間內部供電電壓產生單元經初始化，則內部供電電壓產生單元繼複雜的初始化操作之後可執行正常操作。結果，希望自內部供電電壓產生單元獨立控制內部邏輯單元。
本申請案含有關於分別於2005年9月28日及2005年12月29日向韓國專利局申請的韓國專利申請案第2005-90840及2005-134009號的主題，其全文以引用的方式併入本文中。
雖然已相對於特定實施例描述本發明，但是本領域技術人員將易於了解，可進行各種改變及修正而不脫離在權利要求中定義的本發明的精神及範疇。
權利要求
1.一種半導體存儲裝置，其包含供電信號產生單元，其用於產生供電信號；內部重設信號產生單元，其用於在測試模式期間基於自任意外部引腳輸入的墊信號而產生內部重設信號；內部邏輯初始化信號產生單元，其用於基於該供電信號及該內部重設信號而產生內部邏輯初始化信號；及內部邏輯單元，其響應於該內部邏輯初始化信號而予以初始化。
2.如權利要求1所述的半導體存儲裝置，其中該任意外部引腳並非重設專用引腳。
3.如權利要求1所述的半導體存儲裝置，其中當自外部源輸入的源電壓的電壓電平高於一預定電壓電平時啟動該供電信號。
4.如權利要求1所述的半導體存儲裝置，其進一步包含內部供電電壓產生單元，該內部供電電壓產生單元用於響應於該供電信號而自源電壓產生多個內部供電電壓。
5.如權利要求4所述的半導體存儲裝置，其中該內部供電電壓產生單元包括核心電壓(VCORE)產生器、周邊電壓(VPERI)產生器及位線預充電電壓(VBLP)產生器。
6.如權利要求1所述的半導體存儲裝置，其中該內部邏輯初始化信號產生單元輸出當啟動該供電信號及該內部重設信號中的任一者時啟動的內部邏輯初始化信號。
7.如權利要求6所述的半導體存儲裝置，其中該內部邏輯初始化信號產生單元包括邏輯門，其用於執行該供電信號及該內部重設信號的NOR運算；及反轉器，其用於反轉該邏輯門的輸出，以輸出該內部邏輯初始化信號。
8.如權利要求1所述的半導體存儲裝置，其中該內部邏輯單元包括時序電路及動態電路。
9.一種半導體存儲裝置，其包含供電信號產生單元，其用於產生供電信號；測試模式確定單元，其用於產生在測試期間啟動的測試模式信號；邏輯組合單元，其用於通過邏輯地組合自任意外部引腳輸入的墊信號及該測試模式信號而產生內部重設信號；內部邏輯初始化信號產生單元，其用於基於該供電信號及該內部重設信號而產生內部邏輯初始化信號；及內部邏輯單元，其響應於該內部邏輯初始化信號而予以初始化。
10.如權利要求9所述的半導體存儲裝置，其中該任意外部引腳並非重設專用引腳。
11.如權利要求9所述的半導體存儲裝置，其中當自外部源輸入的源電壓的電壓電平高於一預定電壓電平時啟動該供電信號。
12.如權利要求9的半導體存儲裝置，其進一步包含內部供電電壓產生單元，該內部供電電壓產生單元用於響應於該供電信號而自源電壓產生多個內部供電電壓。
13.如權利要求12所述的半導體存儲裝置，其中該內部供電電壓產生單元包括核心電壓(VCORE)產生器、周邊電壓(VPERI)產生器及位線預充電電壓(VBLP)產生器。
14.如權利要求9所述的半導體存儲裝置，其中在該測試期間該邏輯組合單元輸出該墊信號作為該內部重設信號。
15.如權利要求14所述的半導體存儲裝置，其中該邏輯組合單元包括邏輯門，其用於執行該墊信號及該測試模式信號的NAND運算；及反轉器，其用於反轉該邏輯門的輸出以輸出該內部重設信號。
16.如權利要求9所述的半導體存儲裝置，其中內部邏輯初始化信號產生單元輸出當啟動該供電信號及該內部重設信號中的任一者時啟動的該內部邏輯初始化信號。
17.如權利要求16所述的半導體存儲裝置，其中該內部邏輯初始化信號產生單元包括邏輯門，其用於執行該供電信號及該內部重設信號的NOR運算；及反轉器，其用於反轉該邏輯門的輸出以輸出該內部邏輯初始化信號。
18.如權利要求16所述的半導體存儲裝置，其中該內部邏輯初始化信號產生單元包括第一傳輸門，其用於響應於反轉測試模式信號而傳送該供電信號；第二傳輸門，其用於響應於該測試模式信號而傳送該內部重設信號；鎖存單元，其用於鎖存在該第一及該第二傳輸門的共同輸出節點處的信號；及反轉器，其用於反轉該鎖存單元的輸出以輸出該內部邏輯初始化信號。
19.如權利要求9所述的半導體存儲裝置，其中該內部邏輯單元包括時序電路及動態電路。
20.一種用於初始化半導體存儲裝置的方法，其包含產生當自外部源輸入的源電壓的電壓電平高於一預定電壓電平時啟動的供電信號；響應於自任意外部引腳輸入的墊信號而產生內部重設信號；基於該供電信號及該內部重設信號而產生內部邏輯初始化信號；及以該內部邏輯初始化信號初始化該半導體存儲裝置的內部電路。
21.如權利要求20所述的方法，其中產生該內部重設信號包括產生在測試模式期間啟動的測試模式信號；及邏輯地組合該墊信號及該測試模式信號以產生該內部重設信號。
22.如權利要求21所述的方法，其中當該測試模式信號經啟動時輸出該墊信號作為該內部重設信號。
23.如權利要求20所述的方法，其中當該供電信號及該內部重設信號中的任一者經啟動時啟動該內部邏輯初始化信號。
24.如權利要求20所述的方法，其進一步包含響應於該供電信號而自該源電壓產生多個內部供電電壓。
25.如權利要求8所述的半導體存儲裝置，其中該時序電路包含鎖存器及觸發器中的至少一個。
26.如權利要求8所述的半導體存儲裝置，其中該動態電路包含數字電路。
27.如權利要求19所述的半導體存儲裝置，其中該時序電路包含鎖存器及觸發器中的至少一個。
28.如權利要求19所述的半導體存儲裝置，其中該動態電路包含數字電路。
全文摘要
本發明提供一種半導體存儲裝置及驅動方法，用於在源電壓的穩定狀態而無額外重設引腳的狀況下初始化該半導體存儲裝置內的內部邏輯電路。該半導體存儲裝置包括供電信號產生單元，其用於產生供電信號；內部重設信號產生單元，其用於在測試模式期間響應於自任意外部引腳輸入的墊信號(pad signal)而產生內部重設信號；內部邏輯初始化信號產生單元，其用於基於該供電信號及該內部重設信號而產生內部邏輯初始化信號；及內部邏輯單元，其響應於該內部邏輯初始化信號而予以初始化。
文檔編號G11C11/407GK1941180SQ20061014120
公開日2007年4月4日 申請日期2006年9月28日 優先權日2005年9月28日
發明者鄭鎮一, 都昌鎬 申請人:海力士半導體有限公司