經由地址範圍檢查的多cpu塊無效操作繞過的製作方法
2023-06-03 01:42:11
經由地址範圍檢查的多cpu塊無效操作繞過的製作方法
【專利摘要】本發明涉及一種高速緩衝存儲器系統和一種執行塊無效操作的方法。實施例的方法旨在通過使多CPU環境中的塊無效操作與正常CPU存取重疊從而使所述塊無效操作的延遲變得透明而消除所述延遲。在塊無效操作正在進行的同時對每一CPU存取執行範圍檢查，且將映射到所述塊無效操作的地址範圍內的存取看作為高速緩存未命中以確保正請求的CPU將接收到有效數據。
【專利說明】經由地址範圍檢查的多CPU塊無效操作繞過
【技術領域】
[0001]本發明的【技術領域】涉及用於數字數據處理器的高速緩衝存儲器。
【背景技術】
[0002]在層次型高速緩存系統中，可能需要塊無效操作以使高速緩存在存儲器系統中的行塊無效。在塊一致性操作中，用戶對需要從高速緩衝存儲器移除的基址和字數編程。高速緩存控制器接著遍及整個高速緩衝存儲器而迭代，且如果控制器找到在既定地址範圍內的地址，那麼其將特定設置和方式標記為無效。通常需要塊無效操作以保持多處理器系統內的數據一致性。
[0003]圖6中說明實例。在多核心環境中，CPU1601正更新地址範圍A內的數據。在CPUl完成後，其它CPU可開始過程603，且更新相同地址範圍內的數據。如果在此時間期間CPUl需要存取此地址範圍內的數據，那麼其將需要從其它CPU獲得數據的更新副本，然而所需數據中的一些仍可在CPUl中被高速緩存-因此，CPUl將獲得舊的數據，除非將在相同地址範圍A內的CPUl的高速緩衝存儲器上執行塊無效602操作。此接著將確保CPUl請求將導致高速緩存未命中，且正確的數據將從主存儲器被供應。
【發明內容】
[0004]本發明中所描述的方法通過在塊無效操作正在進行的同時在每一嘗試CPU存取上進行範圍檢查而消除塊無效操作中的延遲一致性。如果CPU存取導致高速緩存命中但高速緩存地址在塊無效操作範圍內，那麼存取將被看作為高速緩存未命中，從而確保正確的數據將從主存儲器存取但無需等待直到塊無效操作完成。
【專利附圖】
【附圖說明】
[0005]在圖式中說明本發明的這些和其它方面，其中:
[0006]圖1說明本發明可適用的典型數位訊號處理器的組織(現有技術)；
[0007]圖2說明適合用於圖1中的很長的指令字的數位訊號處理器核心的細節(現有技術)；
[0008]圖3說明圖2中所說明的很長的指令字的數位訊號處理器核心的管線級(現有技術)；
[0009]圖4說明圖2中所說明的很長的指令字的數位訊號處理器核心的指令語法(現有技術)；
[0010]圖5說明一組典型現有技術高速緩存行的細節(現有技術);
[0011]圖6說明以串行方式進行的塊一致性操作；
[0012]圖7說明以並行方式進行的塊一致性操作；
[0013]圖8說明在進行中的高速緩存無效操作。【具體實施方式】
[0014]圖1說明本發明可適用的典型數位訊號處理器系統100的組織(現有技術)。數位訊號處理器系統100包含中央處理單兀核心110。中央處理單兀核心110包含數位訊號處理器系統100的數據處理部分。中央處理單元核心110可如所屬領域中已知的經構造，且將通常包含寄存器堆、整數算術邏輯單元、整數乘法器和程序流控制單元。下文結合圖2到4來描述適當的中央處理單元核心的實例。
[0015]數位訊號處理器系統100包含數個高速緩衝存儲器。圖1說明一對第一等級高速緩衝存儲器。一級指令高速緩衝存儲器(LlI) 121存儲由中央處理單元核心110使用的指令。中央處理單元核心110首先嘗試從一級指令高速緩衝存儲器121存取任何指令。一級數據高速緩衝存儲器(LlD) 123存儲由中央處理單元核心110使用的數據。中央處理單元核心110首先嘗試從一級數據高速緩衝存儲器123存取任何所需數據。兩個一級高速緩衝存儲器由二級統一高速緩衝存儲器(L2) 130支持。在高速緩存未命中一級指令高速緩衝存儲器121或一級數據高速緩衝存儲器123的情況下，從二級統一高速緩衝存儲器130尋求所請求的指令或數據。如果將所請求的指令或數據存儲在二級統一高速緩衝存儲器130中，那麼將其供應到正請求的一級高速緩衝存儲器以用於供應到中央處理單元核心110。如所屬領域中已知的，可將所請求的指令或數據同時供應到正請求的高速緩衝存儲器和中央處理單元核心110兩者以加速使用。
[0016]二級統一高速緩衝存儲器130進一步耦合到高級存儲器系統。數位訊號處理器系統100可為多處理器系統的部分。多處理器系統的其它處理器經由傳送請求總線141和數據傳送總線143而耦合到二級統一高速緩衝存儲器130。直接存儲器存取單元150提供數位訊號處理器系統100到外部存儲器161和外部外圍設備169的連接。
[0017]圖1說明在數位訊號處理器系統100內的若干數據/指令移動。這些移動包含:(I)響應於LlI高速緩存未命中，指令從L2高速緩衝存儲器130移動到LlI高速緩衝存儲器121以填充；(2)響應於LlD高速緩存未命中，數據從L2高速緩衝存儲器130移動到LlD高速緩衝存儲器123以填充；(3)響應於LlD高速緩衝存儲器123中的寫入未命中、響應於LlD高速緩衝存儲器123受害逐出(victim eviction)且響應於來自L2高速緩衝存儲器130的窺探，數據從LlD高速緩衝存儲器123移動到L2高速緩衝存儲器130 ； (4)響應於L2高速緩存未命中或直接存儲器存取(DMA)數據傳送到L2高速緩衝存儲器130，數據從外部存儲器161移動到L2高速緩衝存儲器130以填充；(5)響應於L2高速緩衝存儲器受害逐出或寫回且響應於DMA傳送出L2高速緩衝存儲器130，數據從L2高速緩衝存儲器130移動到外部存儲器161 ； (6)響應於DMA傳送到L2高速緩衝存儲器130中，數據從外圍設備169移動到L2高速緩衝存儲器130 ;以及(7)響應於DMA傳送出L2高速緩衝存儲器130，數據從L2高速緩衝存儲器130移動到外圍設備169。
[0018]圖2為說明適合但非必需用於本發明的數位訊號處理器集成電路200的細節的框圖(現有技術)。數位訊號處理器集成電路200包含中央處理單元I，其為32位八路VLIW管線化處理器。中央處理單元I耦合到包含在數位訊號處理器集成電路200中的一級指令高速緩衝存儲器121。數位訊號處理器集成電路200還包含一級數據高速緩衝存儲器123。數位訊號處理器集成電路200還包含外圍設備4到9。這些外圍設備優選包含外部存儲器接口(EMIF) 4和直接存儲器存取(DMA)控制器5。外部存儲器接口(EMIF) 4優選支持存取同步和異步SRAM以及同步DRAM。直接存儲器存取(DMA)控制器5優選提供2通道自啟動加載直接存儲器存取。這些外圍設備包含斷電邏輯6。斷電邏輯6優選可停止中央處理單元活動、外圍設備活動和鎖相環路(PLL)時鐘同步活動以減少功率消耗。這些外圍設備還包含主機埠 7、串行埠 8和可編程計時器9。
[0019]中央處理單元I具有32位字節可尋址的地址空間。同一集成電路上的內部存儲器優選被組織在包含一級數據高速緩衝存儲器123的數據空間和包含一級指令高速緩衝存儲器121的程序空間中。當使用晶片外存儲器時，優選經由外部存儲器接口(EMIF)4來將這兩個空間統一為單個存儲器空間。
[0020]一級數據高速緩衝存儲器123可由中央處理單元I經由兩個內部埠 3a和3b在內部存取。每一內部埠 3a和3b優選具有32位的數據和32位字節地址範圍(reach)。一級指令高速緩衝存儲器121可由中央處理單元I經由單個埠 2a在內部存取。一級指令高速緩衝存儲器121的埠 2a優選具有256位的指令提取寬度和等效於32位字節地址的30位字(四字節)地址。
[0021]中央處理單元I包含程序提取單元10、指令分派單元11、指令解碼單元12和兩個數據路徑20和30。第一數據路徑20包含四個功能單元(表示為LI單元22、SI單元23、Ml單元24和Dl單元25)和形成寄存器堆21的16個32位A寄存器。第二數據路徑30同樣地包含四個功能單元(表示為L2單元32、S2單元33、M2單元34和D2單元35)和形成寄存器堆31的16個32位B寄存器。每一數據路徑的功能單元針對其操作數而存取對應的寄存器堆。每一管線級存在準許存取相對寄存器堆中的一個寄存器的兩個交叉路徑27和37。中央處理單元I包含控制寄存器13、控制邏輯14、以及測試邏輯15、仿真邏輯16和中斷邏輯17。
[0022]程序提取單元10、指令分派單元11和指令解碼單元12在每個指令周期從一級指令高速緩衝存儲器121撤銷指令，且將八個32位指令向上遞送到功能單元。處理在兩個數據路徑20和30中的每一者中同時發生。如先前描述，每一數據路徑具有四個對應功能單元仏、3』和0)和含有16個32位寄存器的對應寄存器堆。每一功能單元由32位指令控制。下文進一步描述數據路徑。控制寄存器堆13提供用以配置且控制各種處理器操作的構件。
[0023]圖3說明數位訊號處理器核心110的管線級300 (現有技術)。這些管線級分為三個群組:提取群組310 ;解碼群組320 ;以及執行群組330。指令集中的所有指令流經管線的提取、解碼和執行級。提取群組310具有用於所有指令的四階段，且解碼群組320具有用於所有指令的兩階段。執行群組330取決於指令的類型而需要變化數目個階段。
[0024]提取群組310的提取階段為:程序地址產生階段311 (PG);程序地址發送階段312 (PS);程序存取準備等待級313 (PW);以及程序提取包接收級314 (PR)。數位訊號處理器核心110使用八個指令的提取包(FP)。所有八個指令一起前進經過提取群組310。在PG階段311期間，在程序提取單元10中產生程序地址。在PS階段312期間，將此程序地址發送到存儲器。在PW階段313期間，發生存儲器讀取。最後在PR階段314期間，在CPUl處接收提取包。
[0025]解碼群組320的解碼階段為:指令分派(DP) 321 ；以及指令解碼(DC) 322。在DP階段321期間，提取包分裂為若干執行包。執行包由經解碼以並行執行的一個或一個以上指令組成。在DP階段322期間，將執行包中的指令指派到適當的功能單元。同樣在DC階段322期間，對源寄存器、目的地寄存器和相關聯的路徑解碼以用於執行相應功能單元中的指令。
[0026]執行群組330的執行階段為:執行I (El) 331 ;執行2 (E2) 332 ;執行3 (E3) 333 ;執行4 (E4) 334;以及執行5 (E5) 335。不同類型的指令需要不同數目個這些階段來完成。管線的這些階段在理解CPU周期邊界處的裝置狀態方面起到重要作用。
[0027]在El階段331期間，估計指令的條件且讀取所有指令類型的操作數。對於加載和存儲指令，執行地址產生且將地址修改寫入到寄存器堆。對於分支指令，PG階段311中的分支提取包受到影響。對於所有單周期指令，將結果寫入到寄存器堆。所有單周期指令在El階段331期間完成。
[0028]在E2階段332期間，對於加載指令，將地址發送到存儲器。對於存儲指令，將地址和數據發送到存儲器。使結果飽和的單周期指令在發生飽和的情況下設置控制狀態寄存器(CSR)中的SAT位。對於單周期16乘16乘法指令，將結果寫入到寄存器堆。對於M單位非乘法指令，將結果寫入到寄存器堆。所有普通乘法單元指令在E2階段322期間完成。
[0029]在E3階段333期間，執行數據存儲器存取。使結果飽和的任何乘法指令在發生飽和的情況下設置控制狀態寄存器(CSR)中的SAT位。存儲指令在E3階段333期間完成。
[0030]在E4階段334期間，對於加載指令，將數據帶到CPU邊界。對於乘法擴展指令，將結果寫入到寄存器堆。乘法擴展指令在E4階段334期間完成。
[0031]在E5階段335期間，加載指令將數據寫入到寄存器中。加載指令在E5階段335期間完成。
[0032]圖4說明由數位訊號處理器核心110使用的指令的指令解碼的實例(現有技術)。每一指令由32位組成，且控制八個功能單元中的一者的操作。如下定義位欄位。Creg欄位(位29到31)是條件寄存器欄位。這些位識別指令是否為有條件的，且識別預測寄存器。z位(位28)指示預測是基於預測寄存器中的零還是非零。如果z=l，那麼測試是針對零等同性。如果z=0，那麼測試是針對非零。將Creg=O和Z=O的情況看作為總是成立的，以允許無條件指令執行。如表1中所示，在指令操作碼中編碼creg欄位。
條件寄存器 _creg__
__31 I 30 29 28
無條件 O I O I O I O
保留~O~OO I
r n BOOOI 1.1 ζ
B1.丨I O I 7,
Β2~ OII
AlIOO ζ
Α2IOIζ
AOIIO ζ
___II I X
[0034]表1
[0035]注意，ζ位列中的「ζ」指代上文所述的零/非零比較選擇，且「X」為不在乎狀態。此解碼可僅將每一寄存器堆中的32個寄存器子集指定為預測寄存器。進行此選擇以保存指令解碼中的位。
[0036]dst欄位(位23到27)將對應寄存器堆中的32個寄存器中的一者指定為指令結果的目的地。
[0037]scr2欄位(位18到22)將對應寄存器堆中的32個寄存器中的一者指定為第二源操作數。
[0038]scrl / cst欄位(位13到17)取決於指令操作碼欄位(位3到12)而具有若干含義。第一含義將對應寄存器堆中的32個寄存器中的一者指定為第一操作數。第二含義為5位立即數常數。取決於指令類型，將此看作為擴展到32位的不帶符號的整數和零或看作為擴展到32位的帶符號的整數和符號。最後，如果指令調用寄存器堆交叉路徑27或37中的一者，那麼此欄位可指定相對寄存器堆中的32個寄存器中的一者。
[0039]操作碼欄位(位3到12)指定指令的類型且表示適當的指令選項。此欄位的詳細解釋除了下文細述的指令選項之外而超出本發明的範圍。
[0040]s位(位I)表示數據路徑20或30。如果s=0，那麼選擇數據路徑20。此將功能單元限於LI單元22、S1單元23、M1單元24和Dl單元25以及對應的寄存器堆A21。類似地，s=l選擇了數據路徑20，從而將功能單元限於L2單元32、S2單元33、M2單元34和D2單元35以及對應的寄存器堆B31。
[0041]P位(位O)標記執行包。P位確定指令是否與以下指令並行執行。從低地址到高地址掃描P個位。如果對於當前指令來說p=l，那麼下一指令與當前指令並行執行。如果對於當前指令來說P=0，那麼下一指令在當前指令之後的周期中執行。並行執行的所有指令構成執行包。執行包可含有多達八個指令。執行包中的每一指令必須使用不同的功能單元。
[0042]圖5說明例如用於圖1中所說明的LlI高速緩衝存儲器121、LlD高速緩衝存儲器123和L2高速緩衝存儲器131中的多個高速緩存行的細節。圖5中所說明的高速緩衝存儲器500包含代表高速緩衝存儲器500的內部結構的高速緩存行510、520和530。高速緩存行510、520和530中的每一者包含:各自的地址標籤511、521和531 ;各自的有效位512,522和523 ;各自的修改數據標誌位513、523和533 ;各種的最近最少使用(LRU)指示符514,524和534 ；以及各自的數據字515,525和535。每一高速緩存行510,520和530包含多個各自的數據字515、525和535。數據字515、525和535的位長度由CPUllO的最小可尋址數據量來設置。此通常為8位/ I字節。
[0043]高速緩衝存儲器500存儲來自例如外部存儲器131等的較遠的存儲器的數據，所述存儲器由多位地址存取。高速緩衝存儲器500經組織以促進此存儲以及促進找到所述高速緩衝存儲器中的此類數據。每一高速緩存行510、520和530通常存儲2N個各自的數據字515,525和535，其中N為整數。對應高速緩存行510,520和530內的數據字515,525和535的位置連同維度501充當地址的最低有效位的代理。
[0044]若干行內經高速緩存的數據的位置連同維度502充當地址的下一最高有效位的代理。對應地址標籤511、521和531形成數據字地址的其餘部分。為確定存儲器存取是否是針對高速緩衝存儲器500內經高速緩存的數據(高速緩存命中)，高速緩衝存儲器500比較所有緩存行的地址標籤與經存取的存儲器位置的最高有效位。在檢測到匹配時，緩存行內的位置連同維度501對應於準許識別經存取點數據字的地址的最低有效位。
[0045]每一數據字510、520和530包含對應的有效位512、522和532。此有效位的第一狀態指示對應的數據字515、525或535為有效的。此有效位的相反狀態指示對應的數據字515,525或535為不有效的。存在存儲在高速緩衝存儲器500中的數據將為不有效的若干情況。在數位訊號處理器系統100的初始激活時，LlI高速緩衝存儲器121、LlD高速緩衝存儲器123和L2高速緩衝存儲器131將不經加載。因此其將不存儲有效數據。因此，所有高速緩存行最初被標記為無效。在高速緩衝存儲器存取期間，所請求地址與地址標籤511、521或531的匹配將直到對應的有效位512、522或532指示數據有效才檢測到匹配。
[0046]每一數據字510、520和530包含對應的修改數據標誌位513、523和533。此有效位的第一狀態指示對應的數據字515、525或535為髒(dirty)的。此有效位的相反狀態指示對應的數據字515、525或535不為髒的(乾淨)。高速緩衝存儲器通常用於讀取存取和寫入存取兩者。在針對寫入存取的高速緩存命中時，將寫入數據寫入到高速緩衝存儲器500內對應的位置中。根據優選的寫回技術，此寫入數據未立即轉發到外部存儲器131。代替地，將各自的修改數據標誌位513、523和533設置為指示為髒的。髒指示意味已存在對基本存儲器中當前未反映的經高速緩存的數據的寫入。根據寫回技術，將此數據寫入到基本存儲器，並期望此寫回可積累對同一高速緩存行內的存儲器位置和附近存儲器位置的多次寫入，從而減少到外部存儲器131的總線上的業務。
[0047]當替換高速緩存行時，使用最近最少使用(LRU)位514、524和534。因為高速緩衝存儲器不能將所有數據保持存儲在大的慢速存儲器中，所以必須定期用新的數據來替換高速緩衝存儲器內的數據。使用維度501和502內的數據字位置作為最低有效位的代理引入了定位高速緩衝存儲器500內的數據的問題。如果僅存在單個高速緩存行在維度501和502上具有相同位置，那麼來自大的慢速存儲器的多個數據將對於高速緩衝存儲器500中的相同高速緩存行混疊。這是因為數據對應於維度501和502而具有相同的最低有效地址位，但具有不同的最高有效地址位。對此類混疊數據的存取將要求所述高速緩存行處的先前數據被替換。這被認為是不利的。典型的現有技術高速緩衝存儲器為組相聯的。因此一組高速緩存行在維度501和502上具有相同位置。典型的組包含兩個部件(兩路組相聯)或四個部件(四路組相聯)。此類組的每一高速緩存行稱作通路。對這些組中的一者混疊的對地址的高速緩存未命中僅需要逐出這些通路中的一者。將逐出哪一通路的確定通常基於這些通路的先前使用情況來進行。根據時間和空間位置原理，最近較多使用的高速緩存通路比最近較少使用的高速緩存通路更有可能重新使用。LRU位514、524和534追蹤存取所述組內的高速緩存通路。當數據將要被替換時，LRU位指示最近最少使用的通路用於替換。維持高速緩存一致性需要在此類替換時對髒通路的寫回。
[0048]圖7說明根據本發明的確保高速緩存一致性所需的塊無效操作。在多核心環境中，CPU1701正更新其地址範圍A內的數據。在CPUl完成後，其它CPU可開始過程702，且更新相同地址範圍內的數據。如果在此時間期間CPUl需要存取相同地址範圍內的數據，那麼其將需要獲得數據的更新副本，然而數據中的一些仍可在CPUl中被高速緩存，因此，CPUl可獲得舊的數據，除非在相同地址範圍內的CPUl的高速緩衝存儲器上執行塊無效操作703。為了消除CPUl等待直到塊無效操作完成的需要，將在所述塊無效操作正在進行的同時在每一 CPU地址上執行範圍檢查。如果CPU存取請求導致高速緩存命中但地址在塊無效操作的範圍內，那麼存取請求將被看作為高速緩存未命中，高速緩存控制器將行標記為無效，且發出讀取未命中請求，此將確保即使CPUl不等待塊無效操作完成，其仍將獲得來自主存儲器的更新數據。
[0049]圖8進一步說明根據本發明的在進行中的塊無效操作。如果CPU存取區O 803，那麼其將被看作為正常存取,這是因為無效操作802已在地址範圍的此部分上完成。如果(PU存取映射到區I 801，那麼存取將被看作為高速緩存未命中，這是因為此區可具有無效數據，且行將被標記為無效。為了當塊無效操作前進到此行時防止所述行二次無效，將有效/無效位添加到LRU。當CPU存取是針對所述塊無效操作的地址範圍內的區I 801時設置此位，表示所述行已經無效。
【權利要求】
1.一種執行塊無效操作的方法，其包括以下步驟: 確定CPU存儲器存取是否映射到塊無效操作的地址範圍內； 強制所述範圍內存儲器存取的高速緩存未命中； 將經存取的高速緩存行標記為無效； 發出針對所述存取的讀取未命中請求； 在LRU中將有效/無效位設置為無效； 使用所述有效/無效位來確定如此標記的所述行是否需要通過正在進行的所述塊無效操作而無效。
2.一種在多CPU環境中的高速緩衝存儲器系統，其中: 當多個CPU存取高速緩衝存儲器中的數據時，通過塊無效操作來確保高速緩存一致性； 在塊無效操作期間監視CPU存儲器存取請求，以確定所述CPU存儲器存取請求是否映射到所述塊無效操作的地址範圍內的位置，且所述範圍內的存取被看作為高速緩存未命中； 針對所述高速緩存未命中而發出讀取未命中請求，因此確保發出所述存儲器存取請求的所述CPU將接收到來自主存儲器的有效數據。
【文檔編號】G06F13/28GK103729306SQ201310472567
【公開日】2014年4月16日 申請日期:2013年10月11日 優先權日:2012年10月11日
【發明者】納韋恩·布霍裡亞, 拉古拉姆·達莫達蘭, 阿比吉特·阿肖克·查查德 申請人:德州儀器公司