Eeprom電路、數據讀取方法以及非易失性存儲器的製作方法
2023-06-04 15:16:06 1
專利名稱：Eeprom電路、數據讀取方法以及非易失性存儲器的製作方法
技術領域：
本發明涉及存儲器領域，更具體的說，是涉及一種EEPROM電路、數據讀取方法以及非易失性存儲器。
背景技術：
隨著科技的不斷發展，存儲器得到了廣泛的應用。存儲器的種類很多，其中，非易失性半導體存儲器憑藉其數據存儲的特性，被廣泛使用。請參閱圖1，為非易失性半導體存儲器中最小存儲單元的結構圖，該存儲單元10包括選擇電晶體11以及浮柵隧道氧化層電晶體12。其中，選擇電晶體11的柵極連接字線21，漏極或源極連接位線23 ;浮柵隧道氧化層電晶體的控制柵連接擦寫端23。現有技術中EEPROM電路如圖3所示，包括存儲單元陣列20、行解碼電路31、列選擇電晶體32、列解碼器33以及讀取電路34。其中，存儲單元陣列20是由m行Xn列的存儲單元10所組成的矩形陣列。行解碼電路31與存儲單元陣列20的每一字線21相連接，用於選擇需要讀取的存儲單元10所在的行。同理，列解碼電路33用於選擇需要讀取的存儲單元10所在的列，具體為將該列的列選擇電晶體32導通，使得該列的列選擇電晶體32所加的工作電壓VDD傳遞到該列的所有存儲單元10。因此，行解碼電路31與列解碼電路33共同決定了需要讀取的存儲單元10所在位置。讀取電路34需要將檢測到的存儲單元的讀取電流與一個預設參考電流相比較，通常，該預設參考電流值設置為存儲單元的讀取電流值的一半。發明人發現，現有技術中，參考電流為固定值，但由於存儲單元存在電路結構以及布局的差異，以及線上的寄生參數、工藝偏差等外在環境的影響，導致設定的參考電流的值並不是存儲單元的實際讀取電流值的一半，不能滿足設計要求，往往會造成讀出時間變化波動較大，甚至出現誤讀出現象。
發明內容
有鑑於此，本發明提供了一種EEPROM電路以及非易失性存儲器，解決了現有技術中讀出時間變化波動大、誤讀出的問題。為實現上述目的，本發明提供如下技術方案一種EEPROM電路，包括存儲單元陣列、擦寫電路以及讀取電路，所述存儲單元陣列的包括參考單元組以及數據單元組，所述參考單元組包括第一參考單元以及第二參考單元，所述數據單元組包括至少一個數據單元；每個所述數據單元均與所述參考單元組連接到預設字線或位線；所述擦寫電路與所述存儲單元陣列中每列相連，用於在對數據單元進行擦寫時，同步地控制所述第一參考單元寫入第一預設數據，控制所述第二參考單元寫入第二預設數據；
所述讀取電路包括參考單元讀取電路以及數據單元讀取電路，其中，所述參考單元讀取電路採集所述第一參考單元的第一讀取電流以及所述第二參考單元的第二讀取電流，並輸出一與所述第一讀取電流和所述第二讀取電流成預設比例的輸出電流，所述數據單元讀取電路用於採集每列所述數據單元的讀取電流，並比較每列所述數據單元的讀取電流與所述參考單元讀取電路的輸出電流，得到所述數據單元的存儲的數據。優選的，所述參考電流讀取電路包括第一開關管、第二開關管以及電流鏡，所述第一開關管的柵極與所述第二開關管的柵極相連，且公共連接端與外接讀出線相連；所述第一開關管的源極與所述第一參考單元中選擇電晶體的漏極相連，所述第二開關管的源極與所述第二參考單元中選擇電晶體的漏極相連；所述電流鏡的輸入端分別與所述第一開關管的漏極以及所述第二開關管的漏極相連，輸出端與所述數據單元讀取電路相連。優選的，所述數據單元讀取電路包括第七開關管以及緩衝器；所述第七開關管的柵極與所述第二開關管的柵極相連、漏極分別與所述參考單元讀取電路的輸出端以及緩衝器的輸入端相連，所述緩衝器的輸出端作為所述數據單元讀取電路的輸出端。
優選的，所述電流鏡的輸出電流為輸入電流的二分之一。優選的，所述第一開關管、所述第二開關管以及所述第七開關管均為N型MOS管。優選的，所述第一預設數據為所述第二預設數據的反數據，當所述第一預設數據為0時，所述第二預設數據為I ;當所述第一預設數據為I時，所述第二預設數據為O。優選的，當所述數據單元的讀取電流大於所述參考單元讀取電路的輸出電流時，所述數據單元存儲的數據為0 ;當所述數據單元的讀取電流小於所述參考單元讀取電路的輸出電流時，所述數據單元存儲的數據為I。一種數據讀取方法，應用於EEPROM電路，包括在對數據單元進行擦寫時，同步地控制第一參考單元寫入第一預設數據，控制第二參考單元寫入第二預設數據；採集所述第一參考單元的第一讀取電流以及所述第二參考單元的第二讀取電流，並輸出一與所述第一讀取電流和所述第二讀取電流成預設比例的輸出電流；比較所述數據單元的讀取電流與所述輸出電流，得到所述數據單元的存儲的數據。優選的，所述輸出電流為所述第一讀取電流與所述第二讀取電流之和的二分之
o一種非易失性存儲器，包括上述任意一項所述EEPROM電路。經由上述的技術方案可知，與現有技術相比，本發明提供了一種EEPROM電路，包括存儲單元陣列、擦寫電路以及讀取電路，該讀取電路包括參考單元讀取電路和數據單元讀取電路，通過擦寫電路控制參考單元寫入預設數據，並通過比較每列的數據單元的讀取電流與參考單元讀取電路的輸出電流的大小，得到所述數據單元的存儲的數據。採用本發明提供的EEPROM電路，能夠有效的消除寄生參數、工藝偏差等外在環境對電源電壓的影響，進而避免了讀出時間變化的波動以及誤讀出現象等問題。
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。圖1為EEPROM電路中存儲單元的示意圖；圖2為現有技術中EEPROM電路的結構示意圖；圖3為EEPROM電路中存儲單元中浮柵隧道氧化層電晶體的結構示意圖；圖4為本發明提供的一種EEPROM電路的結構示意圖；圖5為本發明實施例一提供的一種EEPROM電路的具體實現電路圖；圖6為本發明實施例提供的一種數據讀取方法的流程圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。本發明提供了一種EEPROM電路，包括存儲單元陣列、擦寫電路以及讀取電路，該讀取電路包括參考單元讀取電路以及數據單元讀取電路，通過擦寫電路控制參考單元寫入預設數據，並通過比較數據單元的讀取電流與參考單元讀取電路的輸出電流的大小，得到所述數據單元的存儲的數據。採用本發明提供的EEPROM電路，能夠有效的消除寄生參數、工藝偏差等外在環境對電源電壓的影響，進而避免了讀出時間變化的波動以及誤讀出現象等問題。實施例一請參閱附圖3，對EEPROM電路中存儲單元的結構和工作原理進行簡要介紹，其中，浮柵隧道氧化層電晶體12包括源極121、漏極122和兩層重疊的多晶矽柵極123a、123b。其中，下層柵極為浮柵123a，與外界絕緣，用於存儲電荷。上層柵極為控制柵123b，具有引出線連接擦寫端23。在浮柵123a與漏極122之間設置有一層薄的隧穿氧化層124。根據浮柵123a上的電荷情況，可以定義所述存儲單元存儲數據的類型，如當浮柵123a中無電荷，則定義該存儲單元存儲的數據為「O」。當浮柵123a中有電荷則表示存儲數據為「I」。需要說明的是，不同EEPROM的存儲單元對所存儲數據的定義可能恰好相反，如當浮柵123a中無電荷，則定義該存儲單元存儲的數據為「I」。當浮柵123a中有電荷則表示存儲數據為「 O 」，在此，並不做過多的限定。所述存儲單元的操作類型及原理如下當控制柵123b相對於漏極122加正的高電壓(例如+16V)，由於電場力的作用，電子從漏極122穿過隧穿氧化層124到達浮柵123a進行充電，即為擦除操作。當漏極122相對於控制柵123b加正的高電壓(例如+16V)，則電子從浮柵123a穿過隧穿氧化層124到達漏極122，使浮柵123a放電，即為編程操作。當控制柵123b相對於漏極122加正的低電壓(例如+2V)時，如果浮柵123a中存儲有電荷，則源極121和漏極122之間無法導通，漏極122端無電流或電流很小，表示存儲數據「I」;如果浮柵123a中未存儲電荷，則源極121和漏極122之間導通，漏極122端有較大的電流，表示存儲數據「0」，即為讀取操作。讀取操作時漏極122的電流稱為讀取電流。現結合圖4，為本發明提供的一種EEPROM電路的結構圖，包括存儲單元陣列、擦寫電路103以及讀取電路104，其中，存儲單元陣列包括參考單元組102以及數據單元組101,其中，數據單元組101包括至少一個數據單元10,所述參考單元組102包括第一參考單元IOa以及第二參考單元10b。這裡需要說明的是，在本發明提供的EEPROM電路中，參考單元組可以設置在存儲單元陣列的每一行中，即一行對應一個參考單元組，也可以為整個存儲單元陣列中只設置一個參考單元組，即多行共用一個參考單元組，還可以為在整個存儲單元陣列中設置多個參考單元組，即部分多行對應一個參考單元組，部分一行對應一個參考單元組。現以存儲單元陣列中的每一行均設置有一個參考單元組為例，對本發明提供的EEPROM電路中各組成部分的連接關係和功能進行介紹每個數據單元10均與參考單元組102連接到預設字線或位線。這裡需要解釋說明的是每個數據單元中選擇開關管的柵極與同一行的參考單元中選擇開關管的柵極相連，且接到同一字線WL，如圖5中的連接關係。這裡，選擇電晶體T3以及浮柵隧道氧化層電晶體T5構成第一參考單元，選擇電晶體T4以及浮柵隧道氧化層電晶體T6構成第二參考單元，選擇電晶體T8以及浮柵隧道氧化層電晶體T9構成數據單元。擦寫電路103與存儲單元陣列中每列相連，用於控制在對數據單元進行擦寫時，同步地控制所述第一參考單元寫入第一預設數據，控制所述第二參考單元寫入第二預設數據，其中，所述第一預設數據與所述第二預設數據為互補數據，如，第一預設數據為「O」時，則第二預設數據為「1」，諸如此類。具體實現步驟可以參見下文所述的寫入過程的具體操作，但並不局限於該步驟，任何能夠實現對參考單元寫入數據的操作均可以。所述讀取電路與所述存儲單元陣列中每列相連，包括參考單元讀取電路1041以及數據單元讀取電路1042，其中，所述參考單元讀取電路1041採集所述第一參考單元1051的第一讀取電流IcellJ)以及所述第二參考單元1052的第二讀取電流Icell_l，並輸出一與所述第一讀取電流IcellJ)和所述第二讀取電流Icell_l成預設比例的輸出電流1_mirror,所述數據單元讀取電路1042用於採集所述數據單元的讀取電流I_cell_data,通過比較所述數據單元讀取電路1042的讀取電流與所述參考單元讀取電路1041的輸出電流，得到所述數據單元的存儲的數據。本發明提供了一種優選的實施例，如圖5所不,其中，電晶體T5、T6和T9是N型的浮柵電晶體，用於存儲數據，電晶體Τ1、Τ2、Τ3、Τ4、Τ7和Τ8為N型場效應管，起到開關的作用，本領域技術人員可知，起到開關作用的電晶體，還可以是其他類型的場效應管。圖4中的參考單元讀取電路包括第一開關管Tl、第二開關管Τ2、以及電流鏡(由開關管TlO和Tll構成)。數據單元讀取電路1042包括第七開關管Τ7以及輸出緩衝器BUF。其中，該參考單元讀取電路的具體連接關係為第一開關管Tl的柵極與第二開關管Τ2的柵極相連，且公共連接端與外接讀出線READ相連。所述第一開關管Tl的源極與所述第一參考單元中選擇電晶體T3的漏極相連，所述第二開關管T2的源極與所述第二參考單元中選擇電晶體T4的漏極相連。所述電流鏡的輸入端(電晶體TlO的漏極)分別與所述第一開關管Tl的漏極以及所述第二開關管T2的漏極相連，輸出端(電晶體Tll的漏極)與數據單元讀取電路1042的輸入端相連。本數據單元讀取電路的具體連接關係為所述第七開關管T7的柵極與所述第二開關管T2的柵極相連，所述第七開關管T7的漏極分別與參考單元讀取電路1041的輸出端以及輸出緩衝器BUF的輸入端相連。所述輸出緩衝器BUF的輸出端作為所述數據單元讀取電路1042的輸出端。在本實施例中，選擇電流鏡為輸出電流是輸入電流二分之一的電流鏡，即電流鏡中輸入端的場效應管的溝道長寬比為輸出端的場效應管的溝道長寬比的兩倍。結合附圖5，對本實施例提供的EEPROM電路的工作原理進行說明。其中，該電路中每行包括一個參考單元組和至少一個數據單元，每個參考單元組包括兩個參考單元，為了畫圖方便，在圖5中只畫出了一個數據單元106(由選擇電晶體T8以及浮柵隧道氧化層電晶體T9構成)，其中，選擇電晶體T3以及浮柵隧道氧化層電晶體T5構成第一參考單元1051，選擇電晶體T4以及浮柵隧道氧化層電晶體T6構成第二參考單元1052。在本實施例中，電晶體Tl、電晶體T3和電晶體T5組成的參考支路與數以電晶體T2、T4和T6組成的參考支路為互補的兩個支路，其中，可以定義電晶體Tl、電晶體T3和電晶體T5組成的參考支路記錄數據「 I 」，以電晶體T2、T4和Τ6組成的參考支路記錄數據「O」。也可以為電晶體Tl、電晶體Τ3和電晶體Τ5組成的參考支路記錄數據「0」，以電晶體Τ2、Τ4和Τ6組成的參考支路記錄數據「1」，即只要兩條支路形成互補即可。在本實施例中，以第一種記錄數據方式的方式為例，結合附圖對本實施例提供的EEPROM電路的工作原理進行介紹。其中，電晶體Τ7、Τ8和T9組成的支路用於記錄真實數據。由於在本實施例中，設定電流鏡中電晶體Tll的溝道寬長比是TlO的一半，則從Tll輸出的鏡像電流是兩個參考支路的電流之和的一半，即Ijnirror= (I_cell_0+I_cell_l) /2。顯然地，由於第一參考單元中浮柵電晶體T5和第二參考單元中的浮柵電晶體T6與數據單元中浮柵電晶體T9都連接到相同的柵極控制線CG，而位線BL是相互獨立的，則本實施例提供的EEPROM電路在對存儲陣列進行寫入數據時，只能先進行擦除操作，再執行編程操作。本實施例的EEPROM電路的工作原理如下下面介紹的工作原理分為數據寫入(又稱「擦寫」)過程部分和數據讀取過程部分，其中，數據寫過過程部分具體為「擦除」 + 「編程」兩個過程。首先，先進行擦除動作控制截止讀出電晶體Tl、T2和T7，往讀出線READ送入OV低電平；在各個儲存單元的位線上送入 OV 低電平，即BL_ref_0=0V，BL_ref_l=0V, BL_data=0V。在字線WL上施加16V高壓。這裡需要說明的是，實際上，在字線WL上施加5V的高壓就能將各個存儲單元選中，但是發明人考慮到將存儲單元的場效應管T5、T6和T9的漏極電壓拉近位線電壓，故施加16V高壓。
在柵極控制線CG上施加15. 5V高壓。並將各個存儲單元的源極連接到低電平，即源極信號線GNDF=0V。顯然地，這些存儲單元可以直接連接到接地信號，或者是分別通過若干開關電晶體後再連接到源極信號線GNDF，本領域技術人員在依據本發明的思想，在具體實施方式
及應用範圍上均會有改變之處，但均在本發明的保護範圍之內。 擦除過程持續大約1ms，擦除完以後所有存儲單元T5、T6和T9的讀出電流均為1_cell_lο然後，進行編程動作在讀出線READ送入OV低電平，字線WL送入16V高壓。柵極控制線CG上施加OV低壓，存儲單元連接的源極信號線GNDF設置為高阻狀態(highimpedance, hi_z)。由於參考單元T6要寫入數據「0」，則在位線BL_ref_0上施加15. 5V高壓脈衝，而參考單元T5要寫入數據「 I 」，則不需要改變擦除後的狀態，在位線BL_ref_0上施加OV低壓或者設置成高阻態。數據單元根據寫入數據的不同在位線上施加不同的電壓，當需要寫入數據「O」時，則在位線BL_data上施加15. 5V高壓脈衝，當需要寫入數據「I」時，維持擦除後的狀態即可，在位線BL_data上施加OV低壓或者設置成高阻態。編程過程持續大約1ms，編程完以後參考單元T6的讀出電流為l_cell_0，參考單元T5的讀出電流為I_cell_l。數據單元T9的電流則根據寫入數據的不同而不同，當寫入數據為「O」時，T9的電流為l_cell_0，當寫入數據為「I」時，T9的電流為I_cell_l。讀取數據的工作原理如下，具體步驟為首先導通電晶體Tl、T2和T7，在讀出線READ送入工作電壓VDD (例如5V);由於不需要進行擦除和編程操作，位線都設置為高阻態，即BL_ref_0=H1-Z，BL_ref_l=H1-Z，BL_data—Hi_z ο然後，選通要讀取的該行，往字線WL也送入工作電壓VDD。存儲單元的控制柵極CG只需要送入1. 5V的電壓，源極信號端GNDF連到接地，GNDF=OV顯然地，此時流經T6的電流較大，而流經T5的電流較小，有l_cell_0>l_cell_l。那麼，由於TlO和Tll的鏡像作用及其尺寸不同，有Ijnirror= (I_cell_0+I_cell_l)/2,當數據單元T9中的數據為「O」時，流經電晶體T9的電流與存儲數據「O」的參考單元相同，即1_0611_(1&七&=1_(^11_0，那麼在節點？處，流向輸出信號端00^'的電流厶1即為Δ I=I_mirror-1_cell_data= (I_cell_0+I_cell_l)/2_I_cell_0= (I_cell_l_I_cell_0)/2〈0,可見電流Λ I的方向是從輸出緩衝器BUF的輸入端A流向數據單元T9，圖5中，在虛線框內畫出了一個等效寄生電容C，由於放電的作用，寄生電容C的電壓被拉低，輸入端A會向輸出信號端DOUT輸出低電平；相反，當數據單元T9中的數據為「I」時，流經電晶體T9的電流與存儲數據「I」的參考單元相同，即I_cell_data=I_cell_l，那麼在節點P處，流向輸出信號端DOUT的電流Λ I即為Δ 1=1—mirror-1—cell—data
= (I_cell_0+I_cell_l)/2_I_cell_l= (I_cell_0-1_cell_l) /2>0,可見電流的方向是從電晶體Tll流向輸出緩衝器BUF的輸入端A，由於充電的作用，寄生電容C的電壓被抬高，輸入端A會向輸出信號端DOUT輸出高電平。可見，由於在讀取數據單元中的數據時，參考電流是由與數據單元的結構相同並同步擦寫的一對參考單元產生，該參考電流相對於數據單元的讀出電流實時更新，能夠跟蹤工作電壓和電流環境變化，同時也能跟蹤數據單元重複擦/寫後的閾值漂移，採用本發明提供的EEPROM電路，能夠有效的消除寄生參數、工藝偏差等外在環境對電源電壓的影響，進而避免了讀出時間變化的波動以及誤讀出現象等問題。上述本發明提供的實施例中詳細描述了電路，對於本發明的電路可採用多種形式的方法實現，因此本發明還提供了一種數據讀取方法，下面給出具體的實施例進行詳細說明。請參見圖6，為本發明提供的一種數據讀取方法，其應用於EEPROM電路，包括步驟SlOl :在對數據單元進行擦寫時，同步地控制第一參考單元寫入第一預設數據，控制第二參考單元寫入第二預設數據；S102 :採集所述第一參考單元的第一讀取電流以及所述第二參考單元的第二讀取電流，並輸出一與所述第一讀取電流和所述第二讀取電流成預設比例的輸出電流；S103:比較所述數據單元的讀取電流與所述輸出電流，得到所述數據單元的存儲的數據。除此，本發明在提供了一種EPROM電路的基礎上，還提供了一種非易失性存儲器，封裝有上述實施例一中所述的電路。綜上所述本發明提供了一種EPROM電路，由於互補的兩個參考單元與數據單元共同分布在存儲器陣列單元中，消除寄生參數以及由於製作工藝的偏差帶了的對電源電壓的影響，又由於參考單元與數據單元同步擦除和寫入數據，因此，參考單元能夠很好的跟蹤數據單元由於重複擦寫或者數據保持導致的閾值電壓漂移，從而提高晶片性能的穩定性、可靠性和耐久性。本說明書中各個實施例採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對於實施例提供的裝置而言，由於其與實施例提供的方法相對應，所以描述的比較簡單，相關之處參見方法部分說明即可。對所提供的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制於本文所示的這些實施例，而是要符合與本文所提供的原理和新穎特點相一致的最寬的範圍。
權利要求
1.一種EEPROM電路，其特徵在於，包括存儲單元陣列、擦寫電路以及讀取電路，所述存儲單元陣列包括參考單元組以及數據單元組，所述參考單元組包括第一參考單元以及第二參考單元，所述數據單元組包括至少一個數據單元；每個所述數據單元均與所述參考單元組連接到預設字線或位線；所述擦寫電路與所述存儲單元陣列中每列相連，用於在對數據單元進行擦寫時，同步地控制所述第一參考單元寫入第一預設數據，控制所述第二參考單元寫入第二預設數據；所述讀取電路包括參考單元讀取電路以及數據單元讀取電路，其中，所述參考單元讀取電路採集所述第一參考單元的第一讀取電流以及所述第二參考單元的第二讀取電流，並輸出一與所述第一讀取電流和所述第二讀取電流成預設比例的輸出電流，所述數據單元讀取電路用於採集每列所述數據單元的讀取電流，並比較每列所述數據單元的讀取電流與所述參考單元讀取電路的輸出電流，得到所述數據單元的存儲的數據。
2.根據權利要求1所述的EEPROM電路，其特徵在於，所述參考單元讀取電路包括第一開關管、第二開關管以及電流鏡，所述第一開關管的柵極與所述第二開關管的柵極相連，且公共連接端與外接讀出線相連；所述第一開關管的源極與所述第一參考單元中選擇電晶體的漏極相連，所述第二開關管的源極與所述第二參考單元中選擇電晶體的漏極相連；所述電流鏡的輸入端分別與所述第一開關管的漏極以及所述第二開關管的漏極相連，輸出端與所述數據單元讀取電路相連。
3.根據權利要求2所述的EEPROM電路，其特徵在於，所述數據單元讀取電路包括 第七開關管以及緩衝器；所述第七開關管的柵極與所述第二開關管的柵極相連，所述第七開關管的漏極分別與所述參考單元讀取電路的輸出端以及緩衝器的輸入端相連，所述緩衝器的輸出端作為所述數據單元讀取電路的輸出端。
4.根據權利要求2所述的EEPROM電路，其特徵在於，所述電流鏡的輸出電流為輸入電 流的二分之一。
5.根據權利要求2所述的EEPROM電路，其特徵在於，所述第一開關管、所述第二開關管以及所述第七開關管均為N型MOS管。
6.根據權利要求1所述的EEPROM電路，其特徵在於，所述第一預設數據為所述第二預設數據的反數據，當所述第一預設數據為O時，所述第二預設數據為I ;當所述第一預設數據為I時，所述第二預設數據為O。
7.根據權利要求1所述的EEPROM電路，其特徵在於當所述數據單元的讀取電流大於所述參考單元讀取電路的輸出電流時，所述數據單元存儲的數據為O ;當所述數據單元的讀取電流小於所述參考單元讀取電路的輸出電流時，所述數據單元存儲的數據為I。
8.一種數據讀取方法，應用於EEPROM電路，其特徵在於，包括在對數據單元進行擦寫時，同步地控制第一參考單元寫入第一預設數據，控制第二參考單元寫入第二預設數據；採集所述第一參考單元的第一讀取電流以及所述第二參考單元的第二讀取電流，並輸出一與所述第一讀取電流和所述第二讀取電流成預設比例的輸出電流；比較所述數據單元的讀取電流與所述輸出電流，得到所述數據單元的存儲的數據。
9.根據權利要求8所述的數據讀取方法，其特徵在於，所述輸出電流為所述第一讀取電流與所述第二讀取電流之和的二分之一。
10.一種非易失性存儲器，其特徵在於，包括如權利要求1-7中任意一項所述EEPROM電路。
全文摘要
本發明提供了一種EEPROM電路，包括存儲單元陣列、擦寫電路以及讀取電路，該讀取電路包括參考單元讀取電路以及數據單元讀取電路，通過擦寫電路控制參考單元寫入預設數據，並通過比較數據單元的讀取電流與參考單元讀取電路的輸出電流的大小，得到所述數據單元的存儲的數據。採用本發明提供的EEPROM電路，能夠有效的消除寄生參數、工藝偏差等外在環境對電源電壓的影響，進而避免了讀出時間變化的波動以及誤讀出現象等問題。
文檔編號G11C16/26GK103035290SQ201210511018
公開日2013年4月10日 申請日期2012年11月30日 優先權日2012年11月30日
發明者王雄偉 申請人:珠海艾派克微電子有限公司