一種靜電保護器件及其製備方法
2023-05-28 15:55:46 1
專利名稱：一種靜電保護器件及其製備方法
技術領域：
本發明涉及CMOS超大規模集成電路(ULSI)技術，具體是一種ESD保護器件結構及其製備方法。
背景技術：
靜電放電(ESD)對電路的危害很大，通常集成電路在電路的輸入輸出口設計靜電 保護器件，洩放靜電所產生的電流，以防止靜電對電路的危害。可控矽整流(SCR)結構具有 snapback特性，常用來做ESD保護器件。SCR具有較高的洩流能力和良好的截止特型，但 是SCR結構的開啟電壓較高，很多研究工作都致力於如何降低SCR結構的開啟電壓。目前， 一股採用觸發電路降低SCR器件的電壓，觸發電路常常由串聯二極體或者MOSFET實現，如 DTSCR，LVSCR等。這些器件的結構複雜，其觸發電壓一股也較高，很難滿足CMOS器件尺寸 繼續縮小之後低電源電壓的要求。而且由於引入的觸發電路，使得保護電路所佔面積較大。 為適應CMOS器件尺寸繼續縮小趨勢，ESD保護器件必須具備低觸發電壓、結構簡單、面積小 等特點。
發明內容
本發明的目的在於提供一種低觸發電壓的ESD保護器件及其製備方法。本發明的上述目的是通過如下的技術方案予以實現的一種ESD保護器件，包括一 SCR結構，為矽襯底上的N阱和P阱中分別進行P型注 入和N型注入的橫向PNPN結構，其中，在N阱中的P型摻雜作為器件的陽極，P阱中的N型 摻雜作為器件的陰極，其特徵在於，在上述N阱中注入N型摻雜作為一電阻引出端，在P阱 中注入P型摻雜作為電阻的另一引出端，上述兩引出端通過電阻相連。所述電阻為多晶矽電阻或有源區電阻。所述矽襯底上的N阱和P阱用STI隔離。一種ESD保護器件的製備方法，其步驟包括1)矽襯底上分別進行P型注入和N型注入，形成N阱和P阱；2)在製備多晶矽柵結構時，刻蝕多晶矽形成電阻；3)在上述N阱中的部分區域進行N型重摻雜注入，形成N+區，作為上述電阻的一 引出端，同時上述P阱中的部分區域進行N型重摻雜注入，形成器件的陰極；4)在P阱中的部分區域進行P型重摻雜注入，形成P+區，作為上述電阻的另一引 出端，同時上述N阱中的部分區域P型重摻雜注入，形成器件的陽極；5)採用COMS標準工藝完成ESD保護器件的後續製備。步驟1)中，P型注入和N型的注入劑量為IO17 1018/cm3。步驟3)和步驟4)中，P型重摻雜或N型重摻雜的注入劑量為IO19 1021/cm3步驟1)中，矽襯底上的N阱和P阱用STI隔離。本發明的技術優點和效果
參考圖2，本發明通過電阻將SCR結構的N阱引出端和P阱引出端相連，實現低觸發電壓的SCR結構。該SCR結構面積小，集成度高。對於矽基工藝來說，其觸發電壓較低， 約為1. 4V。本發明和現有CMOS工藝完全兼容，工藝製備簡單，且製備辦法對於任何標準工藝 均有效，最大程度降低了成本。
下面結合附圖對本發明進一步詳細地說明圖1為本發明ESD保護器件版圖俯視示意圖；圖2為本發明ESD保護器件的等效電路圖；圖3為圖1的A剖面示意圖；圖4為圖1的B剖面示意圖；其中1-器件的陰極；2-器件的陽極；3-N阱；4-P阱；5_N阱中的電阻引出端；6_P 阱中的電阻引出端；7-電阻；8-引出孔。
具體實施例方式下面參照本發明的附圖，更詳細的描述出本發明的最佳實施例。在矽襯底上，通過N型摻雜和P型摻雜製備出N阱和P阱，同時進行深溝槽隔離 (STI)製備，為了防止N阱中P型摻雜區和N型注入引出區之間的互擴，兩區中間用STI隔 離，可以防止P阱中N型摻雜區和P型注入引出區之間的互擴。在矽襯底上的N阱(Nwell) 和P阱(Pwell)中分別進行P型注入和N型注入形成橫向的PNPN結構。本發明提出，在N 阱中遠離P型注入的區域有N型注入作為N阱的引出端，P阱中遠離N型注入的區域有P型 注入作為P阱的引出端。N阱的引出端和P阱中的引出端通過電阻相連，從而實現低觸發電 壓的SCR結構。電阻可以是多晶矽電阻，也可以是有源區電阻。N阱引出端位於N阱中，不能緊鄰P型注入，得保證N阱引出端的N型注入和P型 注入之間不能有所摻雜質的互擴；P阱的引出端位於P阱中，不能緊鄰N型注入，得保證P阱 引出端的P型注入和N型注入之間不能有所摻雜質的互擴；兩個引出端可以根據實際需要 的多晶矽電阻大小適當調整。下面結合實施例來進一步說明本發明，但本發明的用途並不僅限於下面的具體實 施例子。實施例一圖1是本發明ESD保護器件的版圖示意圖，並沒有包括實際設計中所有的版，比 如，有源區版、各層金屬線版圖等。圖3、圖4所示ESD保護器件(RTSCR)結構的剖視圖。本發明通過版圖設計的方法，利用標準的CMOS工藝就能實現。上述版圖設計，多 晶矽的形狀不限於示圖1所示的形狀，可以做成各種形狀，為了增大多晶矽電阻值，多晶矽 可以做成多折線型細條狀。多晶矽電阻區應該被矽化保護版覆蓋，使不受後續的源漏區矽 化工藝的影響。N阱和P阱的引出端不限於圖1所示位置，可以根據需要在N阱和P阱中 的任意位置，為了增大多晶矽電阻值，N阱引出端和P阱引出端最好放置在靠近Nwell和 Pwe 11邊緣處，即兩個引出端相隔越遠越好。
上述器件的具體製備過程如下製備開始時，採用和常規MOS相同的襯底材料；首先，採用標準工藝流程的阱注入工藝時，利用圖1中N阱和P阱的版圖，分別進行N型和P型低摻雜注入，注入劑量為IO17 1018/cm3。接下來在CMOS工藝中在製備多晶矽柵結構時，製備多晶矽電阻。首先澱積多晶 矽，利用圖1中的多晶矽電阻版進行光刻、刻蝕，製備出多晶矽電阻條。接下來，根據圖1所示的N+注入版圖，在N阱中進行N型摻雜注入，注入劑量為 IO19 1021/cm3，形成多晶矽電阻的一個弓丨出端，在P阱中進行N型摻雜注入，形成器件的陰 極，此步驟可以在標準工藝中對NMOS的源漏區進行摻雜注入時實現；接下來，根據圖1所示 的P+注入版圖，在N阱中進行P型摻雜注入，形成器件的陽極，在P阱中進行P型摻雜注入 形成多晶矽電阻的另一個引出端，此工藝可以在標準工藝中對PMOS的源漏區進行摻雜注 入時實現。然後是陽極陰極引出端矽化工藝，後面的工藝流程中，ESD保護器件RTSCR結構 和常規的MOS結構完全一樣，先後進行澱積隔離層，光刻引線孔；澱積金屬，光刻引線；鈍 化。其中，多晶矽電阻的長度、寬度可以通過版圖實現，多晶矽電阻的厚度由所實現的 工藝決定。實施例二本發明N阱和P阱的引出端也可以接有源區電阻的兩端。用作有源區電阻的版圖 大小可以根據實際需要確定出。N阱和P阱的引出端根據需要在N阱和P阱中的任意位置。器件的具體製備過程如下製備開始時，採用和常規MOS相同的襯底材料(以P型材料為例)；首先，進行有源區的注入，然後採用標準工藝流程的阱注入工藝時，利用圖1中N 阱和P阱的版圖，分別進行N型和P型低摻雜注入，注入劑量約為IO17 1018/cm3 :接下來，根據圖1所示的N+注入版圖，在N阱中進行N型摻雜注入，形成有源區電 阻的一個引出端，在P阱中進行N型摻雜注入，形成器件的陰極，此步驟可以在標準工藝中 對NMOS的源漏區進行摻雜注入時實現；根據圖1所示的P+注入版圖，在N阱中進行P型摻雜注入，形成器件的陽極，在P 阱中進行P型摻雜注入形成有源區電阻的另一個引出端，同時在有源區兩個分離的地方進 行P型摻雜注入形成有源區電阻的兩個引出端，此步驟可以在標準工藝中對PMOS的源漏區 進行摻雜注入時實現。後面的工藝流程中，先後進行所有引出端的矽化，澱積隔離層，光刻引線孔；澱 積金屬，光刻引線；鈍化。有源區電阻兩端通過多晶矽連線或者金屬連線分別和有源區電阻 的兩端相連。其中，有源區電阻的長度、寬度可以通過版圖實現。雖然本說明書通過具體的實施例詳細描述了本發明的RTSCR器件結構以及利用 CMOS工藝製備的過程，但是本領域的技術人員應該理解，本發明的實現方式不限於實施例 的描述範圍，例如基於SOI工藝的電路ESD保護器件的設計和製備等。在不脫離本發明實 質和精神範圍內，可以對本發明進行各種修改和替換。
權利要求
一種ESD保護器件，包括一SCR結構，為矽襯底上的N阱和P阱中分別進行P型注入和N型注入的橫向PNPN結構，其中，在N阱中的P型摻雜作為器件的陽極，P阱中的N型摻雜作為器件的陰極，其特徵在於，在上述N阱中注入N型摻雜作為一電阻引出端，在P阱中注入P型摻雜作為電阻的另一引出端，上述兩引出端通過電阻相連。
2.如權利要求1所述的器件，其特徵在於，所述電阻為多晶矽電阻或有源區電阻。
3.如權利要求1或2所述的器件，其特徵在於，所述矽襯底上的N阱和P阱用STI隔罔。
4.一種ESD保護器件的製備方法，其步驟包括1)矽襯底上分別進行P型注入和N型注入，形成N阱和P阱；2)在製備多晶矽柵結構時，刻蝕多晶矽形成電阻；3)在上述N阱中的部分區域進行N型重摻雜注入，形成N+區，作為上述電阻的一引出 端，同時上述P阱中的部分區域進行N型重摻雜注入，形成器件的陰極；4)在P阱中的部分區域進行P型重摻雜注入，形成P+區，作為上述電阻的另一引出端， 同時上述N阱中的部分區域P型重摻雜注入，形成器件的陽極；5)採用COMS標準工藝完成ESD保護器件的後續製備。
5.如權利要求4所述的方法，其特徵在於，步驟1)中，P型注入和N型的注入劑量為10 17~01 18/cm3.
6.如權利要求4或5所述的方法，其特徵在於，步驟3)和步驟4)中，P型重摻雜或N 型重摻雜的注入劑量為IO19 1021/cm3。
7.如權利要求4所述的方法，其特徵在於，步驟1)中，矽襯底上的N阱和P阱用STI隔離。
全文摘要
本發明提供了一種靜電保護器件及其製備方法，屬於CMOS超大規模集成電路(ULSI)技術領域。本發明包括一SCR結構，為矽襯底上的N阱和P阱中分別進行P型注入和N型注入的橫向PNPN結構，其中，在N阱中的P型摻雜作為器件的陽極，P阱中的N型摻雜作為器件的陰極。在該SCR結構中，在N阱中注入N型摻雜作為一電阻引出端，在P阱中注入P型摻雜作為電阻的另一引出端，上述兩引出端通過電阻相連。本發明通過電阻將SCR結構的N阱引出端和P阱引出端相連，實現低觸發電壓的SCR結構。該SCR結構面積小，集成度高，且本發明和現有CMOS工藝完全兼容，工藝製備簡單，最大程度降低了成本。
文檔編號H01L29/74GK101847633SQ20101016341
公開日2010年9月29日 申請日期2010年5月5日 優先權日2010年5月5日
發明者張麗傑, 黃如 申請人:北京大學