寬帶環形振蕩器的製作方法

2023-06-05 08:25:16

專利名稱：寬帶環形振蕩器的製作方法
技術領域：
本實用新型屬於微電子學技術領域，涉及一種寬帶環形振蕩器。
背景技術：
近年來電子產品要求能夠滿足手持多終端通信，幾乎所有的通信系統都需要穩定的周期信號即時鐘來提供基本的時序基礎。這些時鐘信號一般由頻率綜合技術產生。頻率綜合技術中的核心是振蕩器電路設計。為了滿足多協議移動終端通信的要求，設計同時具有低功耗和寬頻帶的振蕩器成為實現高性能時鐘信號的關鍵。振蕩器常用的結構有電感電容振蕩器和環形振蕩器。電感電容振蕩器需要片內集成電感電容，且寬帶結構需要電容開關陣列。而環形振蕩器可以採用純數字CMOS工藝實現，不需要電感元件，可以節省大量的晶片面積。環形振蕩器由幾個相同的延遲單元組成一個環路，改變延遲單元的延遲時間可以改變振蕩頻率，改變延遲時間可以通過改變電路的時間常數或者充放電電流來獲得。基本的反相放大器作為延遲單元時，延遲時間都是和電源電壓有關的，當電源電壓變化時，電路的延遲時間也會發生變化，導致振蕩器的頻率發生變化。為了避免電源電壓變化對振蕩頻率的影響，可以用固定的電流對節點電容充放電，這就是電流受限型延遲單元。通過調節為延遲單元充電的電流沉或者電流源中電流的大小來改變頻率。例如CN 1669221 A就是採用反相器作為其基本的延遲單元，通過調節電流沉實現延遲時間的調節。但是單端結構的反相器作為其延遲單元，容易受到襯底耦合噪聲的幹擾。而差分延遲單元則可以在一定程度上抑制這類共模噪聲，通過調節差分對的尾電流源改變振蕩頻率。通過改變負載的電阻值也可以調節延遲時間，工作在線性區的MOS管是一個可控電阻，阻值受柵極電壓控制。當控制電壓變化時，MOS管的等效電阻也會發生變化，從而改變輸出端的時間常數和延遲單元的延遲時間。這種調諧技術的缺點是振蕩信號的幅度會隨著振蕩頻率的變化而變化，因為振蕩信號的幅度為尾電流與負載電阻的乘積。為了解決這個問題應同時調節負載電阻的阻值和尾電流源的大小。John G. Maneatis首次提出了一種自偏置結構(「Low-Jitter Process-Independent DLL and PLL Based onSelf-Biased Techniques」，JSSCC，31(11)，1996)，在該結構中延遲單元採用兩個偏置控制端，一個控制負載PMOS自偏置電壓實現負載阻值的調節，另一個控制尾電流源。在專利CN 101572549A中，該結構被設計為NMOS作為負載管，電流沉控制延遲單元電流。一個偏置控制電壓調節NMOS負載管的電阻值，另一個偏置控制電壓調節電流沉。上述兩種結構均採用兩個偏置電壓同時控制，兩個偏置電壓受前一級環路濾波器輸出的電壓控制，因此偏置電壓產生電路的穩定性和可靠性對環形振蕩器的頻率穩定性有很大影響。偏置電壓產生電路包括偏置啟動電路、差分放大器、放大器偏置電路、緩衝電路。在Maneatis電路中偏置電壓產生電路輸出的尾電流控制電壓Vn被連接到偏置啟動電路和放大器偏置電路的NMOS管控制端。如果放大器偏置電路僅通過電流鏡對差分放大器電路產生控制，Vn不再和放大器偏置電路連接，可進一步提高偏置電壓產生電路的穩定性。本設計利用這一思路設計實現了一種寬帶環形振蕩器，提供穩定的系統時鐘信號。
發明內容本實用新型的目的是針對現有技術的不足，提供一種寬帶環形振蕩器。本實用新型包括一個電壓偏置單元、一個緩衝單元和四個延遲單元。電壓偏置單元BI的輸入端Vctrl接外部輸入信號，四個延遲單元Tl T4的PMOS電壓偏置端Vp接電壓偏置單元BI的PMOS電壓偏置端Vp，四個延遲單元Tl T4的NMOS電壓偏置端Vn和緩衝單元B2的電壓偏置端Vn接電壓偏置單元BI的NMOS電壓偏置端Vn ；第一延遲單元Tl的同相輸出端op接第二延遲單元T2的同相輸入端ip，第二延遲單元T2的同相輸出端op接第三延遲單元T3的同相輸入端ip，第三延遲單元T3的同相輸出端op接第四延遲單元T4的同相輸入端ip，第四延遲單元T4的同相輸出端op接第一延遲單元Tl的反相輸入端in和緩衝單元B2的同相輸入端ip ;第一延遲單元Tl的反相輸出端on接第二延遲單元T2的反相輸入端in，第二延遲單元T2的反相輸出端on接第三延遲單元T3 的反相輸入端in，第三延遲單元T3的反相輸出端on接第四延遲單元T4的反相輸入端in，第四延遲單元T4的反相輸出端on接第一延遲單元Tl的同相輸入端ip和緩衝單元B2的反相輸入端in ;緩衝單元B2的同相輸出端op作為振蕩器的同相時鐘輸出引腳CLKp，緩衝單元B2的反相輸出端on作為振蕩器的反相時鐘輸出引腳CLKn。電壓偏置單元包括四個PMOS管、四個NMOS管和一個運算放大器，四個PMOS管的源極以及第一 NMOS管MNl的柵極、第二 NMOS管MN2的柵極接電源VDD ;第一 PMOS管MPl的漏極和柵極、第二 PMOS管MP2的漏極、第一 NMOS管MNl的漏極與運算放大器的同相輸入端ip連接；第二 PMOS管MP2的柵極與運算放大器的反相輸入端in連接，作為電壓偏置單元的輸入端Vctrl ;第三PMOS管MP3的漏極和柵極、第四PMOS管MP4的漏極和柵極與第二NMOS管MN2的漏極連接，作為電壓偏置單元的PMOS電壓偏置端Vp ;第三NMOS管MN3的柵極和第四NMOS管MN4的柵極與運算放大器的輸出端out連接，作為電壓偏置單元的NMOS電壓偏置端Vn ;第一 NMOS管MNl的源極與第三NMOS管MN3的漏極連接，第二 NMOS管MN2的源極與第四NMOS管MN4的漏極連接，第三NMOS管MN3的源極和第四NMOS管MN4的源極接地；所述的運算放大器包括六個PMOS管和六個NMOS管，第五PMOS管MP5的源極、第六PMOS管MP6的源極、第七PMOS管MP7的源極、第七NMOS管MN7的柵極接電源VDD，第五NMOS管MN5的源極、第六NMOS管MN6的源極、第八NMOS管MN8的源極、第九NMOS管MN9的源極、第十NMOS管MNlO的源極接地；第五PMOS管MP5的漏極接第八PMOS管MP8的源極，第五PMOS管MP5的柵極和第八PMOS管MP8的柵極與第九NMOS管MN9的柵極連接，第八PMOS管MP8的漏極與第八NMOS管MN8的柵極、第十NMOS管麗10的柵極和漏極連接；第七NMOS管MN7的漏極與第七PMOS管MP7的柵極、第六PMOS管MP6的柵極和漏極連接，第七NMOS管MN7的源極與第八NMOS管MN8的漏極和第九NMOS管MN9的漏極連接；第七PMOS管MP7的漏極與第九PMOS管MP9的源極和第十PMOS管MPlO的源極連接，第九PMOS管MP9的漏極與第六NMOS管MN6的柵極、第五NMOS管MN5的柵極和漏極連接，第九PMOS管MP9的柵極作為運算放大器的同相輸入端ip，第十PMOS管MPlO的柵極作為運算放大器的反相輸入端in，第十PMOS管MPlO的漏極與第六匪OS管MN6的漏極連接，作為運算放大器的輸出端out。四個延遲單元結構相同，每個延遲單元包括四個PMOS管和三個NMOS管，四個PMOS管的源極接電源VDD ;第十二 PMOS管MP12的柵極和第十三PMOS管MP13的柵極連接，作為該延遲單元的PMOS電壓偏置端Vp ;第^^一 PMOS管MPl I的漏極和第十二 PMOS管MP12的漏極接第i^一 PMOS管MPll的柵極和第i^一 NMOS管麗11的漏極，作為該延遲單元的反相輸出端on ;第十四PMOS管MP14的漏極和第十三PMOS管MP13的漏極接第十四PMOS管MP14的柵極和第十二 NMOS管麗12的漏極，作為該延遲單元的同相輸出端op ;第^^一 NMOS管麗11的源極和第十二 NMOS管麗12的源極與第十三NMOS管麗13的漏極連接，第十三NMOS管MN13的源極接地；第十一 NMOS管MNll的柵極作為該延遲單元的同相輸入端ip，第十二NMOS管麗12的柵極作為該延遲單元的反相輸入端in，第十三NMOS管麗13的柵極作為該延遲單元的NMOS電壓偏置端Vn。緩衝單元包括兩個電阻和三個NMOS管，第一電阻Rl的一端和第二電阻R2的一端接電源VDD ;第一電阻Rl的另一端與第十四NMOS管麗14的漏極連接，作為緩衝單元的反相輸出端on ;第二電阻R2的另一端與第十五NMOS管麗15的漏極連接，作為緩衝單元的同 相輸出端op ;第十四NMOS管麗14的源極和第十五NMOS管麗15的源極與第十六NMOS管MN16的漏極連接，第十四NMOS管MN14的柵極作為緩衝單元的同相輸入端ip，第十五NMOS管麗15的柵極作為緩衝單元的反相輸入端in ;第十六NMOS管麗16的源極接地，第十六NMOS管麗16的柵極作為緩衝單元的電壓偏置端Vn。本實用新型通過優化電壓偏置電路，隔離了電壓偏置電路對振蕩器頻率的幹擾，可以實現低抖動的輸出時鐘信號。同時寬帶調節技術可以滿足多協議多終端的通信要求。環路採用四級延遲單元，將系統功耗降到最低，符合移動便攜終端最低功耗的要求。添加的輸出緩衝單元電路對波形完成整形功能。

圖I為本實用新型的整體框圖；圖2為圖I中偏置單元電路圖；圖3為圖2中運算放大器電路圖；圖4為圖I中延遲單元電路圖；圖5為圖I中緩衝單元電路圖。
具體實施方式
如圖I所示，一種寬帶環形振蕩器包括一個電壓偏置單元BI、一個緩衝單元B2和四個延遲單元Tl T4。電壓偏置單元BI的輸入端Vctrl接外部輸入信號，四個延遲單元Tl T4的PMOS電壓偏置端Vp接電壓偏置單元BI的PMOS電壓偏置端Vp，四個延遲單元Tl T4的NMOS電壓偏置端Vn和緩衝單元B2的電壓偏置端Vn接電壓偏置單元BI的NMOS電壓偏置端Vn ；第一延遲單元Tl的同相輸出端op接第二延遲單元T2的同相輸入端ip，第二延遲單元T2的同相輸出端op接第三延遲單元T3的同相輸入端ip，第三延遲單元T3的同相輸出端op接第四延遲單元T4的同相輸入端ip，第四延遲單元T4的同相輸出端op接第一延遲單元Tl的反相輸入端in和緩衝單元B2的同相輸入端ip ;第一延遲單元Tl的反相輸出端on接第二延遲單元T2的反相輸入端in，第二延遲單元T2的反相輸出端on接第三延遲單元T3的反相輸入端in，第三延遲單元T3的反相輸出端on接第四延遲單元T4的反相輸入端in，第四延遲單元T4的反相輸出端on接第一延遲單元Tl的同相輸入端ip和緩衝單元B2的反相輸入端in ;緩衝單元B2的同相輸出端op作為振蕩器的同相時鐘輸出引腳CLKp，緩衝單元B2的反相輸出端on作為振蕩器的反相時鐘輸出引腳CLKn。各單元的具體電路圖如下如圖2所示，電壓偏置單元包括四個PMOS管、四個NMOS管和一個運算放大器，四個PMOS管的源極以及第一 NMOS管MNl的柵極、第二 NMOS管MN2的柵極接電源VDD ;第一PMOS管MPl的漏極和柵極、第二 PMOS管MP2的漏極、第一 NMOS管麗I的漏極與運算放大器的同相輸入端ip連接；第二PMOS管MP2的柵極與運算放大器的反相輸入端in連接，作為電壓偏置單元的輸入端Vctrl ;第三PMOS管MP3的漏極和柵極、第四PMOS管MP4的漏極和柵極與第二 NMOS管MN2的漏極連接，作為電壓偏置單元的PMOS電壓偏置端Vp ;第三NMOS管 MN3的柵極和第四NMOS管MN4的柵極與運算放大器的輸出端out連接，作為電壓偏置單元的NMOS電壓偏置端Vn ;第一 NMOS管MNl的源極與第三NMOS管MN3的漏極連接，第二 NMOS管MN2的源極與第四NMOS管MN4的漏極連接，第三NMOS管MN3的源極和第四NMOS管MN4的源極接地。如圖3所示，電壓偏置單元中的運算放大器包括六個PMOS管和六個NMOS管，第五PMOS管MP5的源極、第六PMOS管MP6的源極、第七PMOS管MP7的源極、第七NMOS管麗7的柵極接電源VDD，第五NMOS管MN5的源極、第六NMOS管MN6的源極、第八NMOS管MN8的源極、第九NMOS管MN9的源極、第十NMOS管MNlO的源極接地；第五PMOS管MP5的漏極接第八PMOS管MP8的源極，第五PMOS管MP5的柵極和第八PMOS管MP8的柵極與第九NMOS管MN9的柵極連接，第八PMOS管MP8的漏極與第八NMOS管MN8的柵極、第十NMOS管MNlO的柵極和漏極連接；第七NMOS管MN7的漏極與第七PMOS管MP7的柵極、第六PMOS管MP6的柵極和漏極連接，第七NMOS管MN7的源極與第八NMOS管MN8的漏極和第九NMOS管MN9的漏極連接；第七PMOS管MP7的漏極與第九PMOS管MP9的源極和第十PMOS管MPlO的源極連接，第九PMOS管MP9的漏極與第六NMOS管MN6的柵極、第五NMOS管MN5的柵極和漏極連接，第九PMOS管MP9的柵極作為運算放大器的同相輸入端ip，第十PMOS管MPlO的柵極作為運算放大器的反相輸入端in，第十PMOS管MPlO的漏極與第六NMOS管MN6的漏極連接，作為運算放大器的輸出端out。四個延遲單元結構相同，每個延遲單元的電路如圖4所示包括四個PMOS管和三個NMOS管，四個PMOS管的源極接電源VDD ;第十二 PMOS管MP12的柵極和第十三PMOS管MP13的柵極連接，作為該延遲單元的PMOS電壓偏置端Vp ;第^^一 PMOS管MPll的漏極和第十二 PMOS管MP12的漏極接第i^一 PMOS管MPll的柵極和第i^一 NMOS管MNll的漏極，作為該延遲單元的反相輸出端on ;第十四PMOS管MP14的漏極和第十三PMOS管MP13的漏極接第十四PMOS管MP14的柵極和第十二 NMOS管麗12的漏極，作為該延遲單元的同相輸出端op ;第^^一 NMOS管MNll的源極和第十二 NMOS管MN12的源極與第十三NMOS管MN13的漏極連接，第十三NMOS管MN13的源極接地；第^^一 NMOS管MNlI的柵極作為該延遲單元的同相輸入端ip，第十二 NMOS管MN12的柵極作為該延遲單元的反相輸入端in，第十三NMOS管麗13的柵極作為該延遲單元的NMOS電壓偏置端Vn。如圖5所示，緩衝單元包括兩個電阻和三個NMOS管，第一電阻Rl的一端和第二電阻R2的一端接電源VDD ;第一電阻Rl的另一端與第十四NMOS管麗14的漏極連接，作為緩衝單元的反相輸出端on ;第二電阻R2的另一端與第十五NMOS管麗15的漏極連接，作為緩衝單元的同相輸出端op ;第十四NMOS管麗14的源極和第十五NMOS管麗15的源極與第十六NMOS管MN16的漏極連接，第十四NMOS管MN14的柵極作為緩衝單元的同相輸入端ip，第十五NMOS管MN15的柵極作為緩衝單元的反相輸入端in ;第十六NMOS管MN16的源極接地，第十六NMOS管MN16的柵極作為緩衝單元的電壓偏置端Vn。該寬帶環形振蕩器從第一延遲單元的輸入端到第四延遲單元的輸出端實現180度的相位移動，這樣就是一個周期的振蕩信號，設單個延遲單元的延遲時間為AT，該環形振蕩器的輸出信號周期T為s.Ar單個延遲單元的相移就是45度，可作為多相位時鐘輸出信號。單個延遲單元的延遲時間A T受尾電流和負載PMOS管的電阻控制，可以用式(I)來表示。AT = R-C= C-Iigm(I)其中，C為輸出節點的寄生電容，S111為圖4中負載管MP12的跨導。Sni可以表示為Kv (Kp-Ktp),其中&為PMOS管的工藝因子，Kp為電壓偏置單元電路產生的PMOS控制電壓，由管腳Vp輸入。Ktp為PMOS的閾值電壓。這樣振蕩器的輸出頻率即為/ = (i/8)-[rprp-r/-tp)/c](2)振蕩器的壓控增益可以表示為Kv=\dfidVp\=^m)-(KvIC)(3)因為該結構的振蕩頻率是隨著控制電壓增大而減小的，這裡在求導的時候取的是絕對值。修改電壓偏置單元中電流鏡的比值可以改變環形振蕩器的帶寬。
權利要求1.寬帶環形振蕩器，包括一個電壓偏置單元、一個緩衝單元和四個延遲單元，其特徵在於 電壓偏置單元(BI)的輸入端(Vctrl)接外部輸入信號，四個延遲單元的PMOS電壓偏置端(Vp)接電壓偏置單元(BI)的PMOS電壓偏置端(Vp)，四個延遲單元的NMOS電壓偏置端(Vn)和緩衝單元(B2)的電壓偏置端(Vn)接電壓偏置單元(BI)的NMOS電壓偏置端(Vn)；第一延遲單元(Tl)的同相輸出端(op)接第二延遲單元(T2)的同相輸入端(ip)，第二延遲單元(T2)的同相輸出端(op)接第三延遲單元(T3)的同相輸入端(ip)，第三延遲單元(T3)的同相輸出端(op)接第四延遲單元(T4)的同相輸入端(ip)，第四延遲單元(T4)的同相輸出端(op)接第一延遲單元(Tl)的反相輸入端(in)和緩衝單元(B2)的同相輸入端(ip);第一延遲單元(Tl)的反相輸出端(on)接第二延遲單元(T2)的反相輸入端(in)，第二延遲單元(T2)的反相輸出端(on)接第三延遲單元(T3)的反相輸入端(in)，第三延遲單元(T3)的反相輸出端(on)接第四延遲單元(T4)的反相輸入端(in)，第四延遲單元(T4)的反相輸出端(on)接第一延遲單元(Tl)的同相輸入端(ip)和緩衝單元(B2)的反相輸入端(in);緩衝單元(B2)的同相輸出端(op)作為振蕩器的同相時鐘輸出引腳(CLKp)，緩衝單元(B2)的反相輸出端(on)作為振蕩器的反相時鐘輸出引腳(CLKn)； 電壓偏置單元包括四個PMOS管、四個NMOS管和一個運算放大器，四個PMOS管的源極以及第一 NMOS管(MNl)的柵極、第二 NMOS管(MN2)的柵極接電源VDD ;第一 PMOS管(MPl)的漏極和柵極、第二 PMOS管(MP2)的漏極、第一 NMOS管(MNl)的漏極與運算放大器的同相輸入端(ip)連接；第二 PMOS管(MP2)的柵極與運算放大器的反相輸入端(in)連接，作為電壓偏置單元的輸入端(Vctrl);第三PMOS管(MP3)的漏極和柵極、第四PMOS管(MP4)的漏極和柵極與第二 NMOS管(MN2)的漏極連接，作為電壓偏置單元的PMOS電壓偏置端(Vp)；第三NMOS管(MN3)的柵極和第四NMOS管(MN4)的柵極與運算放大器的輸出端(out)連接，作為電壓偏置單元的NMOS電壓偏置端(Vn);第一 NMOS管(MNl)的源極與第三NMOS管(MN3)的漏極連接，第二 NMOS管(MN2)的源極與第四NMOS管(MN4)的漏極連接，第三NMOS管(MN3)的源極和第四NMOS管(MN4)的源極接地； 所述的運算放大器包括六個PMOS管和六個NMOS管，第五PMOS管(MP5)的源極、第六PMOS管(MP6)的源極、第七PMOS管(MP7)的源極、第七NMOS管(MN7)的柵極接電源VDD，第五NMOS管(MN5)的源極、第六NMOS管(MN6)的源極、第八NMOS管(MN8)的源極、第九NMOS管(MN9)的源極、第十NMOS管(MNlO)的源極接地；第五PMOS管(MP5)的漏極接第八PMOS管(MP8)的源極，第五PMOS管(MP5)的柵極和第八PMOS管(MP8)的柵極與第九NMOS管(MN9)的柵極連接，第八PMOS管(MP8)的漏極與第八NMOS管(MN8)的柵極、第十NMOS管(MNlO)的柵極和漏極連接；第七NMOS管(MN7)的漏極與第七PMOS管(MP7)的柵極、第六PMOS管(MP6)的柵極和漏極連接，第七NMOS管(MN7)的源極與第八NMOS管(MN8)的漏極和第九NMOS管(MN9)的漏極連接；第七PMOS管(MP7)的漏極與第九PMOS管(MP9)的源極和第十PMOS管(MPlO)的源極連接，第九PMOS管(MP9)的漏極與第六NMOS管(MN6)的柵極、第五NMOS管(MN5)的柵極和漏極連接，第九PMOS管(MP9)的柵極作為運算放大器的同相輸入端(ip)，第十PMOS管(MPlO)的柵極作為運算放大器的反相輸入端(in)，第十PMOS管(MPlO)的漏極與第六NMOS管(MN6)的漏極連接，作為運算放大器的輸出端(out)； 四個延遲單元結構相同，每個延遲單元包括四個PMOS管和三個NMOS管，四個PMOS管的源極接電源VDD ;第十二 PMOS管(MP12)的柵極和第十三PMOS管(MP13)的柵極連接，作為該延遲單元的PMOS電壓偏置端(Vp);第^^一 PMOS管(MPll)的漏極和第十二 PMOS管(MP12)的漏極接第i^一 PMOS管(MPll)的柵極和第i^一 NMOS管(MNll)的漏極，作為該延遲單元的反相輸出端(on);第十四PMOS管(MP14)的漏極和第十三PMOS管(MP13)的漏極接第十四PMOS管(MP14)的柵極和第十二 NMOS管(MN12)的漏極，作為該延遲單元的同相輸出端(op);第^^一 NMOS管(MNll)的源極和第十二 NMOS管(MN12)的源極與第十三NMOS管(MN13)的漏極連接，第十三NMOS管(MN13)的源極接地；第i^一 NMOS管(MNll)的柵極作為該延遲單元的同相輸入端(ip)，第十二 NMOS管(MN12)的柵極作為該延遲單元的反相輸入端(in)，第十三NMOS管(MN13)的柵極作為該延遲單元的NMOS電壓偏置端(Vn)； 緩衝單元包括兩個電阻和三個NMOS管，第一電阻(Rl)的一端和第二電阻(R2)的一端接電源VDD;第一電阻(Rl)的另一端與第十四NMOS管(MN14)的漏極連接，作為緩衝單元的反相輸出端(on);第二電阻(R2)的另一端與第十五NMOS管(MN15)的漏極連接，作為緩衝單元的同相輸出端(op);第十四NMOS管(MN14)的源極和第十五NMOS管(MN15)的源極與第十六NMOS管(MN16)的漏極連接，第十四NMOS管(MN14)的柵極作為緩衝單元的同相 輸入端(ip)，第十五NMOS管(MN15)的柵極作為緩衝單元的反相輸入端(in);第十六NMOS管(MN16)的源極接地，第十六NMOS管(MN16)的柵極作為緩衝單元的電壓偏置端(Vn)。
專利摘要本實用新型涉及寬帶環形振蕩器。目前採用單端結構的反相器作為其延遲單元，易受到襯底耦合噪聲的幹擾。本實用新型包括一個電壓偏置單元、一個緩衝單元和四個串聯的延遲單元，從第一延遲單元的輸入端到第四延遲單元的輸出端實現180度的相位移動。電壓偏置單元的輸入端接外部輸入信號，四個延遲單元的PMOS電壓偏置端接電壓偏置單元的PMOS電壓偏置端，四個延遲單元的NMOS電壓偏置端和緩衝單元的電壓偏置端接電壓偏置單元的NMOS電壓偏置端。緩衝單元的同相輸出端作為同相時鐘輸出引腳、反相輸出端作為反相時鐘輸出引腳。本實用新型隔離了電壓偏置電路對振蕩器頻率的幹擾，實現低抖動的輸出時鐘信號，滿足多協議多終端的通信要求。
文檔編號H03L7/099GK202565253SQ20122015293
公開日2012年11月28日 申請日期2012年4月12日 優先權日2012年4月12日
發明者周明珠, 孫玲玲 申請人:杭州電子科技大學