信令語音採集網關的製作方法
2023-06-14 12:37:46
專利名稱：信令語音採集網關的製作方法
技術領域：
信令語音採集網關技術領域[0001]本實用新型可廣泛應用針對信令網的運行維護管理系統、增值業務系統或授權 部門的合法監測系統。具體可用於七號信令網絡監測、基於信令監測的增值業務、話務 監測、移動傳輸網絡優化，提供STM-I接口。
背景技術：
[0002]隨著通信技術的不斷發展，通信網絡日益複雜。信令是通信網的神經，支撐和 控制著通信網的正常運行。七號信令是目前國內最主要的局間信令，在固定網、移動網 上都得到了廣泛採用。七號信令系統是數字通信網中採用最多的公共信道信號技術，隨 著七號信令的普及，七號信令的業務量不斷增加，特別是在移動信令網上，原有64kbps 信令鏈路已經不能完全適應業務量增長的需求；目前，我們公司已有的嵌入式多通道信 令採集設備已經能解決以上問題，但是當前的信號傳輸方式已經擴展到利用光纖，信號 在光纖中傳輸的優勢非常明顯，並且光纖網絡覆蓋面越來越廣，應該充分利用。發明內容[0003]為了克服現有信令採集系統容量小，擴展性差，傳輸速率低等不足，本實用新 型的目的是提供一種信令語音採集網關，該設備採用模塊化設計，單臺提供最多4對 155M光纖接入；設備同時對IOM條64K滿負荷信令通道或32條單向高速2Mbps信令鏈 路進行採集；支持64K信令鏈路和高速2M信令鏈路的混合採集；可以對所有通道數據 按接收到的時間進行排序，並將消息信令單元通過乙太網口發出；同時，該設備還支持 2048個通道的語音採集、疊加，並通過乙太網口發出；支持多臺設備堆疊使用，以獲得 更大容量；可同時支持多個客戶端連接；採用高速DSP處理器、高性能的嵌入式CPU。[0004]為了實現上述目的，本實用新型採用以下技術方案一種信令語音採集網關， 它主要由殼體和內置於殼體內的信令語音採集板、嵌入式處理器和雙路光接口板構成； 信令語音採集板固定在殼體內，嵌入式處理器通過連接器與信令語音採集板相連，處於 信令語音採集板上方，雙路光接口板通過側面的連接器與信令語音採集板相連；[0005]所述信令語音採集板的語音和信令數據處理通路由時隙交換電路、時鐘同步 器、現場可編程門陣列FPGA、數位訊號處理DSP電路構成；雙路光接口板的數據處理 通路由時隙交換電路、現場可編程門陣列FPGA、收發器、SFP模塊構成；時隙交換電路 主要由時隙交換晶片構成；[0006]時隙交換電路、FPGA、DSP、嵌入式處理器的地址總線、數據總線、控制總 線相連；時隙交換電路中的時隙交換晶片輸出碼流有兩個方向，一路與雙路光接口板的 時隙交換晶片相連接，另一路與FPGA的串行碼流輸入端相連；FPGA的EDMA同步 信號輸出端與DSP的並行數據輸入端EMIFA相連；DSP的輸入/輸出端EMIFB與外擴 SDRAM的輸入/輸出端相連；DSP的輸出碼流MCBSP 口與FPGA相連；DSP的PCI/ HPI復用埠與嵌入式處理器的PCI 口相連；信令語音採集板上設有兩個千兆網口和一個串口；信令語音採集板通過千兆網絡接口電路與計算機千兆網口相連；嵌入式處理器的 調試信號通過信令語音採集板的串口與計算機串口接口電路相連。[0007]雙路光接口板的時隙交換晶片一路碼流與信令語音採集板的時隙交換晶片相 連，另一路與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發器相連；收發 器有兩路串行碼流分別與兩個SFP模塊相連。[0008]該設備還設有SONET/SDH系統時鐘同步器，主要是產生系統同步時鐘給時隙 交換晶片、FPGA、DSP、收發器；另外，還有一個鎖相環，為收發器提供參考時鐘。[0009]所述殼體由上、下兩部分組成，上、下殼體通過螺釘固定在一起；電源模塊和 信令語音採集板固定在下殼體上，兩個千兆網口、串口、電源指示燈、系統運行指示燈 以及8路光口運行指示燈設置在下殼體前面板上；下殼體後面板上是4個雙路光接口板插 口、電源接口和電源開關。[0010]本實用新型的特點是大容量，單臺設備可提供4對STM-I接入，實時採集 STM-I線路上的七號信令，對STM-I線路上的語音通道錄音。
[0011]圖1為本實用新型電路板組成示意框圖[0012]圖2為本實用新型信令語音採集板控制電路的原理框圖[0013]圖3為本實用新型雙路光接口板控制電路的原理框圖[0014]圖4為信令語音採集板上時隙交換晶片各引腳具體連接圖[0015]圖5為信令語音採集板上FPGA的A部分各引腳具體連接圖[0016]圖6為信令語音採集板上FPGA的B、C部分各引腳具體連接圖[0017]圖7為DSP的A部分各引腳連接圖[0018]圖8為DSP的B部分各引腳連接圖[0019]圖9為DSP的C、D、F三部分各引腳具體連接圖[0020]圖10為DSP的E部分各引腳具體連接圖[0021]圖11為雙路光接口板的時隙交換晶片各引腳具體連接圖[0022]圖12為雙路光接口板上FPGA各引腳具體連接圖[0023]圖13為雙路光接口板上收發器的A、B部分各引腳具體連接圖[0024]圖14為雙路光接口板上收發器的C、D、E部分各引腳具體連接圖[0025]圖15為雙路光接口板上SFP模塊具體連接圖具體實施方式
[0026]如圖1所示，本實用新型信令語音採集網關主要由信令語音採集板、嵌入式處 理器和雙路光接口板構成；信令語音採集板通過螺釘固定在下殼體上，嵌入式處理器 通過連接器置於信令語音採集板的上方，雙路光接口板通過連接器插到信令語音採集板 上。[0027]如圖2所示，本實用新型的信令語音採集板控制電路包括時隙交換電路(主要由 時隙交換晶片構成)、FPGA模塊、數位訊號處理電路(主要由兩片DSP構成)、時鐘同 步器、嵌入式處理器。[0028]時隙交換晶片的16M串行碼流輸入/輸出口與4塊雙路光接口板的串行碼流輸入 /輸出口相連；時隙交換晶片的另一組16M串行碼流輸入/輸出口與FPGA的串行碼流 輸入/輸出口相連；FPGA轉換的64位並行數據與DSP的EMIFA並行數據輸入端相連； DSP的EMIFB並行數據輸入/輸出端與外擴SDRAM的輸入/輸出端相連；DSP的碼流 輸入端與時隙交換晶片相連，輸出端與FPGA相連；DSP的PCI/HPI復用埠與嵌入式 處理器的PCI 口相連；嵌入式處理器的千兆以及串口接口電路與計算機接口電路相連。[0029]如圖3所示，本實用新型的雙路光接口板控制電路包括時隙交換電路(主要由時 隙交換晶片構成)、FPGA模塊、收發器、鎖相環、2個SFP模塊。[0030]時隙交換晶片的16路16M串行碼流輸入/輸出口與FPGA的串行碼流輸入/輸 出口相連；FPGA的11路32M串行碼流輸入/輸出口與接收器的串行碼流輸入/輸出口 相連；鎖相環的時鐘信號輸出端與接收器的參考時鐘信號輸入端相連；接收器的兩組串 行碼流輸入/輸出口分別與SFP模塊的串行碼流輸入/輸出口相連。[0031]如圖4所示，時隙交換晶片的8路數據線輸入輸出端與圖5所示U45A的數據線 輸入輸出端相連；時隙交換晶片的16路數據線輸入輸出端與圖11所示U2A的數據線輸 入輸出端相連；時隙交換晶片的14路地址線輸入輸出端(引腳31 23、20 16)與圖 11所示U2A的地址線輸入輸出端(引腳31 16)相連；時隙交換晶片的6路地址線輸 入輸出端(引腳31 四、14 16)與圖5所示U45A的地址線輸入輸出端(引腳202、 197、196、179、175、174)相連；時隙交換晶片的串行碼流輸入端與圖5所示U45A的輸 出端相連；時隙交換晶片的串行碼流輸出端與圖5所示U45A的輸入端相連，同時也與圖 11所示4塊雙路光接口板的時隙交換晶片U2A的串行碼流輸入端相連；時隙交換晶片的 4組串行碼流輸入端分別與圖11所示4塊雙路光接口板的時隙交換晶片U2A的串行碼流 輸出端相連。[0032]如圖5、圖6所示，FPGA的串行碼流輸入口與時隙交換晶片的輸出口相連，接 收到串行碼流後將其轉換為並行數據。FPGA的並行數據輸出口與圖7所示UlA(DSP) 的並行數據輸入口相連。[0033]如圖8 所示，DSP 的地址線(引腳 A14、C14、D14、A15、B15、C15、D15、 A16、B16、C16、D16、A17、B17、C17、D17)與外擴 SDRAM 的地址線(引腳 23 26,四 34、22、35、36、20、21)相連，DSP 的數據線(引腳 BIO、D10、A9、C10、 B9、D9、B8、C9、A7、C8、B7、D8、A6、C7、B6、D7)與外擴 SDRAM 的數據線 (引腳 2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53)相連。[0034]如圖9所示，DSP通過PCI 口與嵌入式處理器相連，將排序處理過的數據送往嵌 入式處理器。[0035]如圖10所示，DSP的同步信號輸入口與FPGA的同步信號輸出口相連，收到同 步信號後啟動並行數據接收。[0036]如圖11所示，時隙交換晶片的串行碼流輸入端與圖12中FPGA的輸出口相連； 時隙交換晶片的串行碼流輸出端與圖4中U3的輸入端相連；時隙交換晶片的數據線與 FPGA的數據線、圖13中收發器的數據線相連；時隙交換晶片的地址線(引腳16 20、 23 31)與圖12中FPGA的地址線(引腳對、29、52、48、47)、圖13中收發器的地址 線(引腳 U27 U25、V30 \^6、W30 W27、Y30、Y29, AA30、AA29)相連。[0037]圖12所示，FPGA的11路串行數據流輸入端與圖14所示UlOE的串行數據輸出 端相連；FPGA的8路數據線與圖13所示UlOA的數據線相連。[0038]圖13所示，收發器的串行數據輸入端與圖15所示U7A、U8A的串行數據輸出 端相連；收發器的串行數據輸出端與圖15所示U7A、U8A的串行數據輸入端相連。[0039]如圖14所示，收發器的另外3路串行數據輸入端與圖12所示Ul的串行數據輸 出端相連。[0040]本實用新型控制電路板自帶有串口接口模塊，可以直接與計算機的串口相連進 行數據交換，方便對設備進行配置、調試。
權利要求1.一種信令語音採集網關，其特徵在於它主要由殼體和內置於殼體內的信令語音 採集板、嵌入式處理器和雙路光接口板構成；信令語音採集板固定在殼體內，嵌入式處 理器通過連接器與信令語音採集板相連，處於信令語音採集板上方，雙路光接口板通過 側面的連接器與信令語音採集板相連；所述信令語音採集板的語音和信令數據處理通路由時隙交換電路、時鐘同步器、現 場可編程門陣列FPGA、數位訊號處理電路DSP構成；雙路光接口板的數據處理通路由 時隙交換電路、現場可編程門陣列FPGA、收發器、SFP模塊構成；時隙交換電路主要由 時隙交換晶片構成；時隙交換電路、FPGA、DSP、嵌入式處理器的地址總線、數據總線、控制總線相 連；電隙交換電路中的時隙交換晶片輸出碼流有兩個方向，一路與雙路光接口板的時隙 交換晶片相連接，另一路與FPGA的串行碼流輸入端相連；FPGA的EDMA同步信號輸 出端與DSP的並行數據輸入端EMIFA相連；DSP的輸入/輸出端EMIFB與外擴SDRAM 的輸入/輸出端相連；DSP的輸出碼流MCBSP 口與FPGA相連；DSP的PCI/HPI復用 埠與嵌入式處理器的PCI埠相連；信令語音採集板通過千兆網絡接口電路與計算機 千兆網口相連；嵌入式處理器的調試信號通過信令語音採集板的串口與計算機串口接口 電路相連；雙路光接口板的時隙交換晶片一路碼流與信令語音採集板的時隙交換晶片相連，另 一路與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發器相連；收發器還有 兩路串行碼流分別與兩個SFP模塊相連。
2.根據權利要求1所述的一種信令語音採集網關，其特徵在於它還設有SONET/ SDH系統時鐘同步器，主要是產生系統同步時鐘給時隙交換晶片、FPGA、DSP、收發 器；另外，還有一個鎖相環，為收發器提供參考時鐘。
3.根據權利要求1所述的一種信令語音採集網關，其特徵在於所述信令語音採集 板上設有兩個千兆網口、一個串口。
4.根據權利要求1所述的一種信令語音採集網關，其特徵在於所述殼體由上、 下兩部分組成，上、下殼體通過螺釘固定在一起；電源模塊和信令語音採集板固定在下 殼體上，兩個千兆網口、串口、電源指示燈、系統運行指示燈以及8路光口運行指示燈 設置在下殼體前面板上；下殼體後面板上是4個雙路光接口板插口、電源接口和電源開 關。
專利摘要一種信令語音採集網關，主要由殼體、內置於殼體內的信令語音採集板、嵌入式處理器和雙路光接口板構成。所述信令語音採集板的語音和信令數據處理通路由時隙交換晶片、時鐘同步晶片、FPGA、DSP構成；雙路光接口板的數據處理通路由時隙交換晶片、FPGA、收發器、SFP模塊構成。單臺提供最多4對155M光纖接入；設備同時對1024條64K滿負荷信令通道或32條單向高速2Mbps信令鏈路進行採集；支持64K信令鏈路和高速2M信令鏈路的混合採集；可以對所有通道數據按接收到的時間進行排序，並通過乙太網口發出；該設備還支持2048個通道的語音採集、疊加；支持多臺設備堆疊使用；可同時支持多個客戶端連接；嵌入式處理器通過串口與計算機串口相連進行系統配置及調試。
文檔編號H04L12/66GK201813391SQ20092027061
公開日2011年4月27日 申請日期2009年11月20日 優先權日2009年11月20日
發明者龐志耕 申請人:北京五嶽鑫信息技術股份有限公司