一種集成電路層次網表比較方法
2023-07-13 01:11:41 1
專利名稱：一種集成電路層次網表比較方法
技術領域：
本發明屬於半導體集成電路自動化設計領域，主要涉及後端版圖設計和驗證，尤其是版圖(Layout)與原理圖(Schematic) —致性檢查(LVS-Layout Versus Schematic)。
背景技術：
版圖設計和驗證是集成電路設計流程中重要的一環，高效準確的驗證能夠有效的提高集成電路設計的效率，極大降低設計失敗的風險。然而隨著工藝不斷的向著納米級進展，在超大規模乃至甚大規模集成電路設計中，版圖規模急劇膨脹，傳統的版圖驗證方法在計算速度和內存使用方面都遠遠落後於用戶的需求。因而層次版圖驗證方法受到了重視， 它的優點是利用版圖在設計過程中所具有的層次的特點，對多次重複出現的版圖只需驗證一次，減少冗餘的操作和運算，從而有效提高計算效率。層次LVS驗證，首先從版圖中提取出層次網表，然後與原理圖的層次網表進行同構比較，同構比較是基於層次結構進行比較。相對於傳統的基於打散網表的LVS，層次化 LVS的思想就是利用原理圖和版圖網表本身具有層次性的特點，減少重複比較，避免了在打散情況下，若一個單元被引用了 η次，則打散LVS要對這個單元的內容作η次比較。若單元內有一個錯，則打散LVS對同一個錯會報η次等情況，該單元只需比較一次，報錯也只有一次。由此可見，層次LVS比打散LVS充分利用了版圖數據的層次化關係，在處理電路的規模、 減少數據處理時間、減少內存佔用、和減少錯誤結果數量等諸方面有著極大的優越性。對規模達到或超過百萬電晶體的晶片設計優勢更加明顯。層次的LVS驗證，在理想情況下所有單元按照順利只比較一次就能夠完成LVS比較，但是在實際中，對稱電路引起單元PORT(埠)的可交換性以及引用單元時PIN(引腳) 未匹配時造成的循環等待等問題會導致無法匹配、進入死循環或錯誤匹配從而報告大量重複錯誤。層次的LVS驗證則著重於解決如何保證層次單元還未完全匹配時即可進行其他單元的比較，以及如何利用和處理好層次關係從而保證層次單元內部匹配的問題。
發明內容
本發明提供一種集成電路版圖的層次網表比較方法，能夠充分利用版圖和原理圖中原有的層次，在保證比較結果的準確性的同時減少層次比較迭代次數，加快LVS驗證速度並且減少重複報錯和錯誤匹配。本發明的主要思路對版圖和原理圖網表進行適當的層次預處理之後，按照逆拓撲順利依次比較層次單元，層次單元可以通過PORT向外傳遞分組匹配信息或者引用PIN引腳向內傳遞分組匹配信息；將未完成匹配的層次單元掛起並追加到掛起隊列尾部，並採用歸納、層次任意匹配和廣播方法處理掛起隊列中的層次單元直到所有掛起的層次單元全部完成匹配比較，而已經完成匹配比較的層次單元可以通過PORT和PIN引腳傳遞匹配分組信息給其他層次單元，從而完成所有層次單元的比較。層次單元可以由版圖設計者輸入指定，或者通過程序自動按照名字識別。
圖1層次比較流程2層次比較實例圖3實例的拓撲結構圖
具體實施例方式
具體實施方式
包括兩大步驟1)層次預處理，包括自動識別層次單元、打散Layout和原理圖中無法一一對應的單元、處理短路問題、器件約簡和無用浮空器件的過濾、門電路的識別等子步驟；2)層次比較，如附圖1所示，比較流程如下①按照層次逆拓撲順序遍歷層次單元，依次比較各個單元，單元內部比較採用籤名方法比較內部的器件、單元引用和線網，如果存在與PORT直接和間接相連接的器件、單元引用或線網不能確定匹配關係時，就將本單元加入掛起隊列；②若掛起隊列非空，則按照拓撲順序遍歷掛起隊列中的層次單元並進行歸納，將父單元的匹配信息或分組信息通過引用PIN引腳傳遞給被引用單元對應的PORT， 獲得匹配或分組信息的PORT再幫助單元內部進行比較，如果匹配成功則將該掛起單元從掛起隊列中刪除，如果所有掛起單元都沒有從父單元獲取到有效PORT匹配或分組信息，則進入③，否則執行④；③按照逆拓撲順序遍歷掛起單元隊列並執行任意匹配；④按照逆拓撲順序遍歷掛起單元隊列並進行廣播，將子單元的PORT匹配或分組信息廣播給所有父單元，遍歷過程中父單元利用廣播的匹配分組信息進行單元內部比較，完成比較則從隊列中刪除；⑤若掛起單元隊列為空，則全部比較結束，否則轉入②。其中歸納和廣播方法步驟分別如下歸納方法(1)在按拓撲順序比較掛起單元時，從匹配的單元引用的匹配的PIN出發向被子單元傳回PORT的匹配或分組信息；(2)按拓撲次序逐個檢查掛起單元，若某個子單元從父單元歸納回來的信息非空， 則從PORT出發做線網的歸納，若得到線網匹配對或分組信息，則啟動該層次單元的單元內比較流程。廣播方法子單元向所有父單元傳遞PORT匹配或分組信息，幫助父單元進程單元內部比較， 廣播方法具體的步驟如下(1)按逆拓撲次序遍歷掛起的層次單元；(2)對當前單元，向所有父單元傳遞PORT的匹配或分組信息，父單元中的子單元引用的對應PIN引腳獲得PORT匹配或分組信息，並對子單元引用的周圍線網和自身更新籤名值，從而幫助單元內部比較。任意匹配方法(1)對層次單元內部所有未完成匹配的分組關係，按照組內節點數目排序，數目相等的以出現順序排序；(2)取出排序後的第一組，選擇組中Layout部分第一個節點與khematic部分的任一個節點組成匹配對，並從組內刪除匹配點。下面以圖2中的實例為例，描述具體實施過程，這裡為了描述的方便，省略了器件屬性值並且Layout和khematic的網表完全一致。術語和簡寫說明層次單元(XXX，YYY)表示由Layout單元XXX和khematic單元YYY所組成的層次單元；層次單元XXX 層次單元(XXX，XXX)的簡寫；匹配對(Nodel，Node2)表示 Layout 中 Nodel 與 Schematic 中 Node2 完全匹配， Nodel和Node2可以同時是線網或者器件或者單元實例；分組關係{(Nodel，Node2,..，Noden)，(_Nodel, _Node2,…，_Noden)}表示 Layout 中節點 Nodel, Node2, . . , Noden 與 Schematic 中 _Nodel, _Node2, ·.., _Noden 不能確定具體的一一對應的匹配關係，但屬於同一組，即Layout中第i個節點Nodei有可能與 Schematic (_Nodel, _Node2, ···, _Noden)Schematic ψ (_ Nodel, _Node2, ...，_Noden)以外的其他節點匹配。下面是附圖2中實例的具體網表，其中Layout Netlist是從版圖抽取出來的網表Layout Netlist . subckt TOPX3 elk en elk en 11 22 CellB. ends. subckt CellB 1 2 3 4 9 10Xl 5 6 569 CellARl 1 5 RESR2 2 6 RESCl 569 9X2 7 8 7810 CellAR3 3 7 RESR4 4 8 RESC2 7810 10 CAP. ends.subckt CellA 1 2 Out. endsSchematic Netlist . subckt TOPX3 elk en elk en 11 22 CellB. ends.subckt CellB 1 2 3 4 9 10Xl 5 6 569 CellARl 1 5 RES
R2 2 6 RESCl 569 9X2 7 8 7810 CellAR3 3 7 RESR4 4 8 RESC2 7810 10 CAP. ends.subckt CellA 1 2 Out. ends圖2即為上述網表的邏輯圖，其中每個灰色框內的電路結構圖為層次單元；圖3是實例的拓撲結構圖，即=TOP引用CellB, CellB引用CellA ；層次單元中左邊代表 Layout Netlist,右邊代表 Schematic Netlist0首先，通過層次預處理，識別出層次單元(TOP, TOP), (CellB, CellB), (CellA, CellA)，其中層次單元CellA中內部正好識別成一個二輸入的與非門，線網1和2是輸入， 線網out是輸出，這樣CellA中只留下一個與非門的引用，不再保留原先的四個MOS器件， 其他層次預處理步驟在本例中沒有體現；然後進行層次比較，步驟①先按照層次逆拓撲順序遍歷層次單元，如圖3所示，即依次比較層次單元CellA，CellB, TOP ；層次單元CellA內部通過籤名方法可以很容易匹配與非門的引用以及線網out，即Layout的線網out與khematic的線網out匹配，而作為與非門輸入的線網1和2則由於存在可交換性，籤名值暫時不能確定最終的匹配關係，得到分組{(1，2)，(1, }，因此層次單元CellA掛起，加入掛起層次單元隊列的尾部；層次單元 CelIB在內部籤名方法後發現Layout的線網1、2、3、4與khematic的線網1、2、3、4籤名值相同無法確定匹配關係，成為一組{(1,2,3,4), (1，2，3，4)}，同樣有分組{(5,6,7,8), (5， 6,7,8)}, {(9，10)，(9，10)}，以及單元實例分組{(XI、X2)，(XI、X2)}，因此層次單元 CellB 掛起並追加到掛起層次單元隊列的尾部；層次單元TOP則比較容易得到Layout單元實例 X3與khematic單元實例X3匹配，Layout線網elk與khematic線網elk匹配，Layout 線網甜與義！^！！！站化線網en匹配，而線網分組{(11，12)，(11，12)}則同樣無法匹配，層次單元TOP也掛起並追加到掛起層次單元隊列尾部；步驟②因為掛起隊列中存在CellA，CellB, TOP，需要啟動hdude方法，按照拓撲順序遍歷，即TOP->CellB->CellA，對於層次單元Τ0Ρ，其父單元不存在，因此繼續掛起；對於層次單元CellB，從父單元TOP中獲取PORT匹配關係會發現PORT中分組情況由{(1，2，3， 4)，(1,2,3,4)}變成為{(1,3), (1,3)} 一組，{(2,4), (2,4}} 一組，其他仍然不能匹配；對層次單元CellA，從父單元CellB中獲取到PORT的分組關係由{(1,2), (1,2)}變成{⑴， (I)M (2)，(2)}，即得到匹配對(1,1),(2,2),則層次單元CellA完全匹配，從隊列中刪除；由於從父單元獲取到有效分組匹配信息，因此接下來進入步驟④，即按照逆拓撲順序遍歷掛起隊列中的層次單元，也就是CellB-XTOP，對於層次單元CellB，子單元CellA 雖然已經匹配，但是{(1,3), (1,3)}, {(2,4), (2,4}}和{(9,10), (9,10)}這些 PORT 相關的線網分組並不能進一步劃分，即CellB仍然掛起，對於TOP也是如此；步驟⑤由於隊列非空，因此回到步驟②；
步驟②，按照拓撲順序遍歷T0P->CellB並從各自的父單元獲取分組匹配信息，無法獲取有效分組匹配信息，則繼續掛起；步驟③開始執行，按照逆拓撲順序先遍歷到層次單元CellB，其分組有{(1，3)， (1,3)}, {(2,4), (2，4}}和{(9，10)，(9，10)}，按照組內元素個數排序，個數相同的按照出現順序排序，排序後選取第一組，對選擇出來的組進行任意匹配，這裡選擇出的是{(1，3)， (1，3)}，任意匹配可能得到匹配(1，1)，(3,3)或者(1，3)，(3，1)，假設得到前者，則自身繼續分析匹配可以由分組{(2，4)，(2，4}}進一步得到新的匹配點0，2)，0，4)，以及內部其他節點 Rl, R2，R3，R4，5，6，7，8，XI，X2，Cl，C2，9，10 的匹配關係(R1，Rl)，(R2，R2)，(R3， R3)，(R4，R4)，(5,5,), (6,6), (7,7), (8,8), (XI，XI)，(X2，X2)，(Cl，Cl)，(C2，C2)，(9,9), (10，10)，於是CellB完全匹配，從掛起隊列中刪除並轉入步驟④；步驟④則按照逆拓撲順序遍歷掛起隊列，即TOP，從子單元匹配後PORT的對應關係傳遞過來可以很容易得到(11，11)，(12，12)匹配關係，至此TOP也完全匹配從掛起隊列中刪除，進入步驟⑤結束。
權利要求
1.一種集成電路層次網表比較方法，用於比較版圖抽取出來的層次網表和原理圖導出的層次網表，以驗證版圖設計與原理圖的一致性，該方法首先對版圖網表和原理圖網表進行層次預處理，然後進行所有層次單元的比較，特徵在於先按照逆拓撲序依次比較各個層次單元，不能完全匹配的層次單元暫時掛起加入掛起隊列尾部，然後按照拓撲序遍歷掛起隊列並採用歸納方法將父單元內匹配信息通過引腳傳遞給子單元，子單元根據歸納信息進行單元內部比較，如果歸納方法對所有掛起單元均失敗則按照逆拓撲序遍歷掛起隊列並採用層次任意匹配方法獲得匹配點，再按照逆拓撲序遍歷掛起隊列並採用廣播方法將子單元內部匹配信息通過埠傳遞給父單元，父單元根據廣播信息進行單元內部比較，循環執行歸納、廣播以及層次任意匹配方法直到掛起隊列為空。
2.根據權利要求1所述的一種集成電路層次網表比較方法，其特徵在於所述歸納方法為按照拓撲序遍歷掛起隊列中的層次單元，將父單元中的匹配關係通過引腳傳遞給引用子單元的埠，子單元根據獲得的匹配關係進行層次單元內部的比較。
3.根據權利要求1所述的一種集成電路層次網表比較方法，其特徵在於所述廣播方法為按照逆拓撲序遍歷掛起隊列中的層次單元，將子單元埠的匹配關係通過引腳傳遞給所有父單元，父單元根據獲得的匹配關係進行單元內部的比較。
4.根據權利要求1所述的一種集成電路層次網表比較方法，其特徵在於所述任意匹配方法為對層次單元內部所有未完成匹配的分組關係，按照組內節點數目排序，數目相等的以出現順序排序，取出排序後的第一組，選擇組中版圖部分第一個節點與原理圖部分的任一個節點組成匹配對，並從組內刪除匹配點，其中節點是器件、線網或子單元引用。
全文摘要
本發明公開了一種集成電路層次網表比較方法，屬於半導體集成電路設計自動化領域，主要用於後端版圖設計時的版圖與原理圖一致性檢查(Layout versus Schematic)。本發明通過傳遞埠(PORT)和引腳(PIN)的匹配信息來完成各個層次單元的比較，減少後端版圖設計的迭代周期。其實現過程為對層次網表經過層次預處理後，先按照逆拓撲序依次比較各個層次單元，比較過程中不能完全匹配的層次單元則追加到掛起隊列尾部；然後循環採用拓撲序進行歸納和逆拓撲序進行廣播方法處理掛起隊列中的層次單元，並且當歸納方法對所有掛起單元都失敗時採用層次任意匹配法，如此反覆直到掛起隊列為空。
文檔編號G06F17/50GK102402631SQ20101027939
公開日2012年4月4日 申請日期2010年9月10日 優先權日2010年9月10日
發明者戴文華, 李志梁, 李楨榮 申請人:北京華大九天軟體有限公司