嵌入式鍺矽外延位錯缺陷的改善方法
2023-07-15 22:46:56 1
嵌入式鍺矽外延位錯缺陷的改善方法
【專利摘要】一種嵌入式鍺矽外延位錯缺陷的改善方法，包括：執行步驟S1：刻蝕去除所述PMOS器件的源極和的漏極；執行步驟S2：在刻蝕去除的所述源極和所述漏極處的溝槽上澱積鍺矽種晶過渡層，所述鍺矽種晶過渡層的鍺質量百分比含量為5%～10%，所述鍺矽種晶過渡層的膜層厚度為15～30nm；執行步驟S3：在所述鍺矽種晶過渡層上澱積鍺矽源極和鍺矽漏極。採用本發明嵌入式鍺矽外延位錯缺陷的改善方法後製備的所述PMOS器件之鍺矽源極和鍺矽漏極與所述襯底之界面清晰、光滑，位錯缺陷極大改善，減小了應變弛豫。
【專利說明】嵌入式鍺娃外延位錯缺陷的改善方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及一種嵌入式鍺矽外延位錯缺陷的改善方法。
【背景技術】
[0002]眾所周知，CMOS電路的性能在很大程度上受制於PM0S。因此，任何能夠把PMOS的性能提高到NMOS的水平的技術都被認為是有利的。請參閱圖3，圖3所示鍺矽源/漏置入致應變技術的PMOS結構示意圖。在90nm的第二 PMOS器件2中，英特爾的研究人員將器件的源極、漏極刻蝕去除，然後重新澱積鍺矽層，這樣第二源極21、第二漏極22就會對所述第二溝道23產生一個壓縮應力，從而提高所述第二 PMOS器件2的傳輸特性。
[0003]如本領域技術人員所知地，所述鍺矽源/漏植入致應變技術是將所述鍺矽鑲嵌到源/漏區，從而在所述第二溝道23處產生壓縮形變，提高所述第二 PMOS器件2的載流子遷移率，而所述載流子遷移率的提高可導致高的驅動電流，進而提高所述第二 PMIOS器件2的性能。
[0004]但是，目前在所述Si襯底上生長鍺矽薄膜，生長應變層的工藝即外延工藝過程，通常地，如果所述溝槽表面存在缺陷，鍺矽將不能形成很好的單晶結構，在生長過程中就會發生弛豫，薄膜中積累的應變會引起晶面滑移，使界面原子排列錯開，應變急劇釋放，在薄膜中產生大量缺陷，導致應變弛豫。
[0005]請參閱圖4,圖4所示為鍺娃源/漏置入外延工藝中的缺陷TEM圖。現有的外延工藝流程主要包括以下步驟，步驟S1:外延前進行溼法清洗；步驟S2:腔體腐蝕和覆膜；步驟S3:外延生長前的H2烘烤；步驟S4:鍺矽沉積。明顯地，在清洗後的溝槽表面勢必存在一定的缺陷24，導致在外延生長後，在界面產生缺陷源，嚴重的缺陷可能延續到鍺矽的生長表面。
[0006]故針對現有技術存在的問題，本案設計人憑藉從事此行業多年的經驗，積極研究改良，於是有了本發明一種嵌入式鍺矽外延位錯缺陷的改善方法。
【發明內容】
[0007]本發明是針對現有技術中，傳統的PMOS器件在清洗後的溝槽表面勢必存在一定的缺陷，導致在外延生長後，在界面產生缺陷源，嚴重的缺陷可能延續到鍺矽的生長表面等問題提供一種嵌入式鍺矽外延位錯缺陷的改善方法。
[0008]為了解決上述問題，本發明提供一種嵌入式鍺矽外延位錯缺陷的改善方法，所述方法包括:
[0009]執行步驟S1:刻蝕去除所述PMOS器件的源極和的漏極；
[0010]執行步驟S2:在刻蝕去除的所述源極和所述漏極處的溝槽上澱積鍺矽種晶過渡層，所述鍺矽種晶過渡層的鍺質量百分比含量為5%?10%，所述鍺矽種晶過渡層的膜層厚度為15?30nm ；[0011]執行步驟S3:在所述鍺矽種晶過渡層上澱積鍺矽源極和鍺矽漏極。
[0012]可選地，通過所述嵌入式鍺矽外延位錯缺陷的改善方法製造的PMOS器件之位錯缺陷小於或等於17%。
[0013]綜上所述，採用本發明嵌入式鍺矽外延位錯缺陷的改善方法後製備的所述PMOS器件之鍺矽源極和鍺矽漏極與所述襯底之界面清晰、光滑，位錯缺陷極大改善，減小了應變弛豫。
【專利附圖】
【附圖說明】
[0014]圖1所示為本發明嵌入式鍺矽外延位錯缺陷的改善方法之流程圖；
[0015]圖2所示為採用本發明嵌入式鍺矽外延位錯缺陷的改善方法後製備的PMOS器件之TEM圖；
[0016]圖3所示鍺娃源/漏置入致應變技術的PMOS結構示意圖；
[0017]圖4所示為鍺矽源/漏置入外延工藝中的缺陷TEM圖。
【具體實施方式】
[0018]為詳細說明本發明創造的技術內容、構造特徵、所達成目的及功效，下面將結合實施例並配合附圖予以詳細說明。
[0019]請參閱圖1，圖1所示為本發明嵌入式鍺矽外延位錯缺陷的改善方法之流程圖。所述嵌入式鍺矽外延位錯缺陷的改善方法包括以下步驟，
[0020]執行步驟S1:刻蝕去除所述第一 PMOS器件I的第一源極和的第一漏極；
[0021]執行步驟S2:在刻蝕去除的所述第一源極和所述第一漏極處的溝槽11上澱積鍺矽種晶過渡層12，所述鍺矽種晶過渡層12的鍺質量百分比含量為5%?10%，所述鍺矽種晶過渡層12的膜層厚度為15?30nm ；
[0022]執行步驟S3:在所述鍺矽種晶過渡層12上澱積鍺矽源極13和鍺矽漏極14。
[0023]為更直觀的揭露本發明之技術方案，凸顯本發明之有益效果，現結合具體的實施方案進行闡述。在所述【具體實施方式】中，所述嵌入式鍺矽外延位錯缺陷數值僅為實驗統計數據，具有可重複性。同時，其位錯缺陷數值存在可接受偏差，在【具體實施方式】中的具體數值不應視為對本技術方案的限制。
[0024]請參閱圖2，並結合參閱圖1，圖2所示為採用本發明嵌入式鍺矽外延位錯缺陷的改善方法後製備的第一 PMOS器件之TEM圖。本發明所述嵌入式鍺矽外延位錯缺陷的改善方法包括以下步驟，
[0025]執行步驟S1:刻蝕去除所述第一 PMOS器件I的第一源極和的第一漏極；
[0026]執行步驟S2:在刻蝕去除的所述第一源極和所述第一漏極處的溝槽11上澱積鍺矽種晶過渡層12，所述鍺矽種晶過渡層12的鍺質量百分比含量為5%?10%，所述鍺矽種晶過渡層12的膜層厚度為15?30nm ；
[0027]執行步驟S3:在所述鍺矽種晶過渡層12上澱積鍺矽源極13和鍺矽漏極14。
[0028]請繼續參閱圖2，並結合參閱表1，表I所示為不同鍺含量和不同鍺矽種晶過渡層厚度引起位錯缺陷的統計表。在表I中，非限制性的列舉，所述A表徵為在所述矽鍺種晶過渡層12中鍺的質量百分比為5%?10%，所述B表徵為所述矽鍺種晶過渡層12的厚度範圍為 10 ~20nm。
[0029]表1所示為不同鍺含量和不同鍺矽種晶過渡層厚度引起位錯缺陷的統計表
[0030]
【權利要求】
1.一種嵌入式鍺矽外延位錯缺陷的改善方法，其特徵在於，所述方法包括: 執行步驟S1:刻蝕去除所述PMOS器件的源極和的漏極； 執行步驟S2:在刻蝕去除的所述源極和所述漏極處的溝槽上澱積鍺矽種晶過渡層，所述鍺矽種晶過渡層的鍺質量百分比含量為5%?10%，所述鍺矽種晶過渡層的膜層厚度為15 ?30nm ； 執行步驟S3:在所述鍺矽種晶過渡層上澱積鍺矽源極和鍺矽漏極。
2.如權利要求1所述的嵌入式鍺矽外延位錯缺陷的改善方法，其特徵在於，通過所述嵌入式鍺矽外延位錯缺陷的改善方法製造的PMOS器件之位錯缺陷小於或等於17%。
【文檔編號】H01L21/336GK103943507SQ201410111325
【公開日】2014年7月23日 申請日期:2014年3月24日 優先權日:2014年3月24日
【發明者】周海鋒, 譚俊, 高劍琴, 李潤領 申請人:上海華力微電子有限公司