一種基於pmos管輔助觸發的雙向可控矽器件的製作方法
2023-12-01 23:37:11 2
專利名稱：一種基於pmos管輔助觸發的雙向可控矽器件的製作方法
技術領域：
本發明屬於集成電路靜電防護技術領域，具體涉及一種基於PMOS管輔助觸發的雙向可控矽器件。
背景技術：
自然界的靜電放電(ESD)現象對集成電路的可靠性構成了嚴重的威脅。在工業界，集成電路產品的失效30%都是由於遭受靜電放電現象所引起的，而且越來越小的工藝尺寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的機率大大增加。因此，改善集成電路靜電放電防護的可靠性對提高產品的成品率具有不可忽視的作用。靜電放電現象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及電場感應模式(FIM)。而最常見也是工業界產品必須通過的兩種靜電放電模式是HBM和MM。當發生靜電放電時，電荷通常從晶片的一隻引腳流入而從另一隻引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部晶片則會造成內部晶片的損壞，同時，在輸入引腳產生的高壓也會造成內部器件發生柵氧擊穿現象，從而導致電路失效。因此，為了防止內部晶片遭受ESD損傷，對晶片的每個引腳都要進行有效的ESD防護，對ESD 電流進行洩放。在ESD防護的發展過程中，二極體、GGNMOS(柵接地的NMOS管)、SCR(可控矽)等器件通常被作為ESD防護單元。對於現代CMOS(互補金屬氧化物半導體)集成電路，在晶片的輸入\輸出端通常帶有輸入緩衝級\輸出緩衝級或者是MOS器件的柵極作為輸入。因此，在發生ESD事件時，ESD應力會直接施加在柵氧上，如果ESD器件開啟不夠及時或者箝位電壓過高的話，很可能發生柵氧擊穿現象，從而對晶片造成破壞。由於單向SCR結構具有低維持電壓，高電流洩放能力等特點，所以單向SCR結構在 ESD防護中有著很廣的應用。圖1為一種CMOS工藝下的單向SCR結構，該單向SCR在一個方向上的觸發電壓較高，而在另一個方向上為寄生二極體結構，觸發電壓很低且不可調，因此，該結構很難直接應用片上ESD防護，尤其不能應用在一些要求雙向觸發電壓可調且較低的混合電壓域接口電路ESD防護上。圖2為一種CMOS工藝下的雙向SCR結構，該結構相比單向SCR結構，在兩個方向都具有相同的觸發電壓，但觸發電壓值同樣過高且不可調，在深亞微米工藝下，難以保護脆弱的柵氧。
發明內容
針對現有技術所存在的上述技術缺陷，本發明公開了一種基於PMOS管輔助觸發的雙向可控矽器件，使得可控矽在兩個方向上具有雙向可調且較低的觸發電壓，可直接應用於深亞微米工藝下的一些混合電壓接口電路的ESD防護。
一種基於PMOS管輔助觸發的雙向可控矽器件，包括P襯底層和四個PMOS管；所述的P襯底層上從左到右依次設有第一 N阱、P阱和第二 N阱，所述的P阱與第
一N阱和第二 N阱並排相連；所述的第一 N阱上從左到右依次並排設有第一 N+有源注入區、第一 P+有源注入區和第二 N+有源注入區；所述的第二 N阱上從左到右依次並排設有第三N+有源注入區、第
二P+有源注入區和第四N+有源注入區；所述的第一 N+有源注入區和第一 P+有源注入區通過第一金屬電極相連，所述的第二 P+有源注入區和第四N+有源注入區通過第二金屬電極相連；所述的第三N+有源注入區與第二 PMOS管的源極、柵極和阱電極相連，第一 PMOS 管的漏極、柵極和阱電極與第一金屬電極相連；所述的第二 N+有源注入區與第三PMOS管的源極、柵極和阱電極相連，第四PMOS管的漏極、柵極和阱電極與第二金屬電極相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三PMOS管的漏極與第四PMOS管的源極相連。所述的第一 N+有源注入區與第一 P+有源注入區、第一 P+有源注入區與第二 N+ 有源注入區、第二 N+有源注入區與第三N+有源注入區、第三N+有源注入區與第二 P+有源注入區或第二 P+有源注入區與第四N+有源注入區通過淺槽隔離。所述的可控矽器件的等效電路由四個電阻、三個三極體和四個PMOS管構成；其中，第一三極體的發射極與第一電阻的一端以及第一 PMOS管的漏極、柵極和阱電極相連並構成可控矽器件的第一電極，基極與第一電阻的另一端、第三PMOS管的源極、柵極和阱電極以及第三三極體的發射極或集電極相連，集電極與第三電阻的一端相連；第二三極體的發射極與第二電阻的一端以及第四PMOS管的漏極、柵極和阱電極相連並構成可控矽器件的第二電極，基極與第二電阻的另一端、第二 PMOS管的源極、柵極和阱電極以及第三三極體的集電極或發射極相連，集電極與第四電阻的一端相連；第三三極體的基極與第三電阻的另一端和第四電阻的另一端相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三 PMOS管的漏極與第四PMOS管的源極相連。所述的第一三極體和第二三極體均為PNP型三極體，所述的第三三極體為NPN型
三極體。所述的第一三極體由所述的第一 P+有源注入區、第一 N阱和P阱構成；所述的第二三極體由所述的第二 P+有源注入區、第二 N阱和P阱構成；所述的第三三極體由第一 N 阱、第二 N阱和P阱構成；所述的第一電阻和第三電阻為第一 N阱的寄生電阻；所述的第二電阻和第四電阻為第二N阱的寄生電阻。本發明可控矽器件的保護電壓範圍可達(1. 2 5)V，觸發電壓為(5 12)V。本發明可控矽器件利用PMOS管作為輔助觸發單元，使得器件具有可調且較低的觸發電壓，實現低觸發電壓的ESD防護；同時該可控矽器件具有雙向的正反向擊穿電壓，使得器件可適用於深亞微米工藝下的片上ESD防護，尤其可適用於一些混合電壓接口電路或者不同電源域間的ESD防護應用。
圖1為傳統單向可控矽器件的結構示意圖。
圖2為傳統雙向可控矽器件的結構示意圖。圖3為本發明可控矽器件的實施版圖。圖4為圖3沿AA，方向的剖面示意圖。圖5為本發明可控矽器件的等效電路圖。圖6(a)為當ESD事件發生於A端ロ時本發明可控矽器件的ESD電流洩放路徑圖。圖6(b)為當ESD事件發生於K端ロ時本發明可控矽器件的ESD電流洩放路徑圖。圖7為本發明可控矽器件的結構示意圖。圖8為本發明可控矽器件和傳統雙向可控矽器件的電流電壓特性示意圖。
具體實施例方式為了更為具體地描述本發明，下面結合附圖及具體實施方式
對本發明的技術方案及其相關原理進行詳細說明。如圖3和圖4所示，一種基於PMOS管輔助觸發的雙向可控矽器件，包括P襯底層10和四個PMOS管；P襯底層10上從左到右依次設有第一 N阱21、P阱23和第二 N阱22，P阱23與第一 N阱21和第二 N阱22並排相連；第一 N阱21上從左到右依次並排設有第一 N+有源注入區41、第一 P+有源注入區51和第二 N+有源注入區42 ；第二 N阱22上從左到右依次並排設有第三N+有源注入區 43、第二 P+有源注入區52和第四N+有源注入區44 ；第一 N+有源注入區41和第一 P+有源注入區51通過第一金屬電極61相連，第二 P+有源注入區52和第四N+有源注入區44通過第二金屬電極62相連；第三N+有源注入區43與第二 PMOS管P2的源極、柵極和阱電極相連，第一 PMOS 管Pl的漏極、柵極和阱電極與第一金屬電極61相連；第二 N+有源注入區42與第三PMOS 管P3的源極、柵極和阱電極相連，第四PMOS管P4的漏極、柵極和阱電極與第二金屬電極62 相連；第一 PMOS管Pl的源極與第二 PMOS管P2的漏極相連，第三PMOS管P3的漏極與第四 PMOS管P4的源極相連。第一 N+有源注入區41與第一 P+有源注入區51、第一 P+有源注入區51與第二 N+有源注入區42、第二 N+有源注入區42與第三N+有源注入區43、第三N+有源注入區43 與第二 P+有源注入區52以及第二 P+有源注入區52與第四N+有源注入區44均通過淺槽 3隔離，淺槽3內填充有氧化矽。如圖5所示，本實施方式可控矽器件的等效電路由四個電阻Rl R4、三個三極體 Ql Q3和四個PMOS管Pl P4構成；其中，第一三極體Ql的發射極與第一電阻Rl的一端以及第一 PMOS管Pl的漏極、柵極和阱電極相連並構成可控矽器件的A電極，基極與第一電阻Rl的另一端、第三PMOS管P3的源極、柵極和阱電極以及第三三極體Q3的發射極或集電極相連，集電極與第三電阻R3的一端相連；第二三極體Q2的發射極與第二電阻R2的一端以及第四PMOS管P4的漏極、柵極和阱電極相連並構成可控矽器件的K電極，基極與第二電阻R2的另一端、第二 PMOS管P2的源極、柵極和阱電極以及第三三極體Q3的集電極或發射極相連，集電極與第四電阻R4的一端相連；第三三極體Q3的基極與第三電阻R3的另ー 端和第四電阻R4的另一端相連；第一 PMOS管Pl的源極與第二 PMOS管P2的漏極相連，第三PMOS管P3的漏極與第四PMOS管P4的源極相連。第一三極體Ql和第二三極體Q2均為PNP型三極體，第三三極體Q3為NPN型三極體。第一三極體Ql由第一 P+有源注入區51、第一 N阱21和P阱23構成；第二三極體 Q2由第二 P+有源注入區52、第二 N阱22和P阱23構成；第三三極體Q3由第一 N阱21、 第二 N阱22和P阱23構成；第一電阻Rl和第三電阻R3為第一 N阱21的寄生電阻；第二電阻R2和第四電阻R4為第二 N阱22的寄生電阻。如圖6 (a)和圖7所示，當ESD事件發生在A端，而K端接地吋，ESD電流在A端上產生的電壓會導致第一 N阱21和P阱23所構成的反向PN結髮生雪崩擊穿，當雪崩擊穿產生的載流子在第一電阻Rl上所產生的壓降達到第一 P+有源注入區51和第一 N阱21所構成的正向ニ極管的開啟電壓(0. 7V)吋，寄生的SCR路徑開啟，並將A端電壓箝位在ー個較低電位，此時的ESD電流將通過SCR路徑來洩放。由於PMOS管的存在，第三PMOS管P3會先於第一 N阱21和P阱23所構成的反向PN結髮生雪崩擊穿；通過加入的第二 N+有源注入區42來提供輔助電流路徑，使第一電阻Rl產生足夠壓降讓第一三極體Ql更早開啟；故觸發電壓要比不接PMOS管的情況下要低。由於當ESD事件發生在K端，而A端接地吋，若不加第四PMOS管P4，ESD應カ電流會直接從第三PMOS管P3反向寄生ニ極管路徑流過，所以需加入第四PMOS管P4防止此情況發生。如圖6 (b)和圖7所示，當ESD事件發生在K端，而A端接地吋，ESD電流在K端上產生的電壓會導致第二 N阱22和P阱23所構成的反向PN結髮生雪崩擊穿，當雪崩擊穿產生的載流子在第二電阻R2上所產生的壓降達到第二 P+有源注入區52和第二 N阱22所構成的正向ニ極管的開啟電壓(0. 7V)吋，寄生的SCR路徑開啟，並將K端電壓箝位在ー個較低電位，此時的ESD電流將通過SCR路徑來洩放。同吋，也由於PMOS管的存在，第二 PMOS 管P2會先於第二 N阱22和P阱23所構成的反向PN結髮生雪崩擊穿；通過加入的第三N+ 有源注入區43來提供輔助電流路徑，使第二電阻R2產生足夠壓降讓第二三極體Q2更早開啟；故觸發電壓要比不接PMOS管的情況下要低。同吋，也由於當ESD事件發生在A端，而K 端接地吋，若不加第一 PMOS管Pl，ESD應カ電流會直接從第二 PMOS管P2反向寄生ニ極管路徑流過，所以需加入第一 PMOS管Pl防止此情況發生。圖8所示了本實施方式與傳統雙向可控矽器件在ESD應カ由A端至K端下的電流電壓特性，從圖中可以看出傳統雙向可控矽器件的觸發電壓為34. 5V，而本實施方式的觸發電壓只有10. IV;由於兩種結構為雙向且對稱，當ESD應カ由K至A，所得的電流電壓特性曲線對稱。由於PMOS管的存在，提供了額外輔助電流路徑，使寄生的三極體提前開啟，大大降低了可控矽器件的觸發電壓，並且可以通過調整第二 PMOS管和第三PMOS管的潰崩電壓的大小來調整雙向觸發電壓的大小，適用於深亞微米以下的片上ESD防護。
權利要求
1.一種基於PMOS管輔助觸發的雙向可控矽器件，其特徵在於，包括P襯底層(10)和四個PMOS管；所述的P襯底層(10)上從左到右依次設有第一 N阱、P阱03)和第二 N阱02)， 所述的P阱03)與第一 N阱和第二 N阱02)並排相連；所述的第一 N阱上從左到右依次並排設有第一 N+有源注入區(41)、第一 P+有源注入區(51)和第二 N+有源注入區02)；所述的第二 N阱02)上從左到右依次並排設有第三N+有源注入區(43)、第二 P+有源注入區(5 和第四N+有源注入區04)；所述的第一 N+有源注入區和第一 P+有源注入區(51)通過第一金屬電極(61) 相連，所述的第二 P+有源注入區(5 和第四N+有源注入區04)通過第二金屬電極(62) 相連；所述的第三N+有源注入區03)與第二 PMOS管的源極、柵極和阱電極相連，第一 PMOS 管的漏極、柵極和阱電極與第一金屬電極(61)相連；所述的第二 N+有源注入區02)與第三PMOS管的源極、柵極和阱電極相連，第四PMOS管的漏極、柵極和阱電極與第二金屬電極 (62)相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三PMOS管的漏極與第四PMOS 管的源極相連。
2.根據權利要求1所述的基於PMOS管輔助觸發的雙向可控矽器件，其特徵在於所述的第一 N+有源注入區與第一 P+有源注入區(51)、第一 P+有源注入區(51)與第二 N+ 有源注入區(42)、第二 N+有源注入區0 與第三N+有源注入區(43)、第三N+有源注入區G3)與第二 P+有源注入區(52)或第二 P+有源注入區(52)與第四N+有源注入區04) 通過淺槽(3)隔離。
全文摘要
本發明公開了一種基於PMOS管輔助觸發的雙向可控矽器件，包括P襯底層和四個PMOS管；P襯底層上設有第一N阱、P阱和第二N阱；第一N阱上設有第一N+有源注入區、第一P+有源注入區和第二N+有源注入區；第二N阱上設有第三N+有源注入區、第二P+有源注入區和第四N+有源注入區；第三N+有源注入區與第二PMOS管相連，第一PMOS管與第一金屬電極相連；第二N+有源注入區與第三PMOS管相連，第四PMOS管與第二金屬電極相連。本發明可控矽器件利用PMOS管作為輔助觸發單元，使得器件具有可調且較低的正反向擊穿電壓，使得器件可適用於一些混合電壓接口電路或者不同電源域間的ESD防護應用。
文檔編號H01L27/07GK102544085SQ201210060419
公開日2012年7月4日 申請日期2012年3月9日 優先權日2012年3月9日
發明者吳健, 曾傑, 苗萌, 董樹榮, 鄭劍鋒, 韓雁, 馬飛 申請人:浙江大學