具有與應變半導體基片形成肖特基或肖特基類接觸的源極和/或漏極的場效應電晶體的製作方法
2023-11-30 14:50:21
專利名稱：具有與應變半導體基片形成肖特基或肖特基類接觸的源極和/或漏極的場效應電晶體的製作方法
相關申請的對照本申請要求2002年1月23日提交的美國臨時專利申請60/351114、2002年1月25日提交的美國臨時專利申請60/319098以及2002年5月16日提交的美國臨時專利申請60/381320的優先權，在此全文併入以供參考。
背景技術：
本發明涉及用於調整電流的裝置，並具有對集成電路(IC)環境中這些裝置製造的特殊應用。尤其是，它涉及具有肖特基勢壘源極和/或漏極的用於調整電流的電晶體。
圖1示出了本技術領域中已知的一種場效應電晶體(FET)，金屬氧化物半導體場效應電晶體(MOSFET)。如圖所示，MOSFET裝置100通常包括矽基片110、由溝道區140分開的摻雜雜質的源極120和摻雜雜質的漏極130。在溝道區140頂上的是絕緣層150，它通常由氧化矽製成。由導電材料製成的柵電極160設置在絕緣層150上。絕緣層170通常圍繞柵電極160。場氧化物(field oxide)180使得裝置100相互電絕緣。在將合適的電壓Vg施加到柵電極160時，電流經過溝道區140在源極120和漏極130之間流動。該電流被稱作驅動電流，或者Id。
電流調整裝置的設計中的一種考慮是電荷載流子遷移率或者是電荷載流子(即，電子或空穴)在溝道區140中穿過基片晶格的容易性。由常規MOSFET理論，驅動電流與載流子遷移率線性成比例。具有較高電荷載流子遷移率的溝道區140允許電荷載流子在源極120和漏極130之間以較少的時間行進，並在載流子傳輸過程中消耗較少能量。一種用於增加溝道區140的電荷載流子遷移率的已知技術是採用應變基片。例如，與非應變矽相比，應變矽中電子和空穴的遷移率可以分別提升約二和十倍。(M.V.Fischetti，S.E.Laux，Journal of Applied Physics(應用物理雜誌)，vol80no.4，1996年8月15日，pp.2234-52)。結果，期望具有應變矽溝道區140的MOSFET裝置表明優於常規非應變矽裝置的功率和速度性能特性。
用於製造MOSFET裝置的另一種已知基片是絕緣體上外延矽(SOT)基片。這種半導體基片包括埋入的氧化層以降低源極到漏極的洩漏電流和寄生電容。現有技術包括具有應變SOI層的半導體基片上MOSFET裝置的製造(B.Metzger，″Silicon Takesthe Strain for RF Applications(矽為了RF應用採用應變)，″CompoundSemiconductor(化合物半導體)，vol 7，no7，2001年8月；T.Mizuno，「Design forScaled Thin Film Strained-SOI CMOS Devices with Higher Carrier Mobility(用於具有高載流子遷移率的成比例薄膜應變SOI CMOS裝置的設計)，」IEDMProceedings，2002年12月，p.31。)但是，具有雜質摻雜的源極和漏極以及應變矽溝道的MOSFET的實驗結果示出，這些裝置不能完全地從載流子遷移率的改善中得益。例如，在一項研究中，70％的電子遷移率改善僅引起35％的驅動電流改善。(K.Rim，S.Koester，M.Hargrove，J.Chu，P.M.Mooney，J.Ott，T.Kanarsky，P.Ronsheim，M.Ieong，A.Grill，H.-S.P.Wong，Proceedings of the 2001 IEEE VLSI Symposium，Kyoto，Japan(2001).)因為驅動電流與遷移率線性地成比例，驅動電流的35％的淨提升表示對於該實例，電子的有效遷移率僅改善了35％。
本技術領域內需要一種FET，它具有應變基片，呈現有效遷移率的改善，以及更接近載流子遷移率改善的驅動電流改善。
發明概述在一個實施例中，本發明是FET，它具有肖特基勢壘源極和/或漏極以及應變半導體基片。在該實施例中，裝置包括應變半導體基片。源電極和漏電極與應變基片接觸，且至少一個電極與基片形成肖特基或肖特基類接觸。源電極和漏電極由溝道分開。絕緣層置於溝道上的應變基片上。柵電極置於絕緣層上。
在另一個實施例中，本發明是一種在應變半導體基片上製造肖特基勢壘FET的方法。在該實施例中，該方法包括提供應變半導體基片。它進一步包括提供與應變基片接觸的電絕緣層。該方法還包括在絕緣層上提供柵電極，從而暴露鄰近柵電極的一個或多個區域上的基片。該方法還包括沉積金屬薄膜和使金屬與暴露的應變基片反應，從而在基片上形成肖特基或肖特基類源電極和漏電極。
雖然揭示了多個實施例，但通過以下的詳細描述，本發明的其它實施例也是本技術領域內熟練技術人員顯而易見的，以下描述示出並描述了本發明的說明性實施例。如將被實現的，本發明能在各種明顯的方面中修改，而不背離本發明的精神和範圍。因此，附圖和詳細描述被認為是說明性的而非限制性的。
附圖概述圖1是現有技術已知的金屬氧化物半導體場效應電晶體(MOSFET)的剖視圖。
圖2是根據本發明實施例的具有應變基片的肖特基勢壘場效應電晶體(FET)的剖視圖。
圖3是示出根據本發明一個實施例的應變肖特基勢壘FET製造方法的流程圖。
具體實施例方式
圖2示出肖特基勢壘FET裝置200。裝置200包括半導體基片210，其中形成了由溝道240分開的源極220和漏極225。基片210的應變的。在一個實施例中，基片由應變矽構成。在另一個實施例中，使用了其它應變半導體材料。例如，在一個實施例中，在應變SOI基片上製造該裝置。該實施例提供了改善載流子遷移率以及降低源極到漏極洩漏和寄生電容耦合的雙重優點。
在一個實施例中，源極220或者漏極225(或者這兩者)部分或全部由金屬矽化物組成。因為源極220和/或漏極225部分由金屬組成，所以它們與基片210形成肖特基接觸或者肖特基類區域230、235。「肖特基接觸」由金屬和半導體之間的接觸限定，而「肖特基類區域」是由半導體和金屬附近形成的區域。可以通過從金屬矽化物形成源極220或漏極225來形成肖特基接觸或肖特基類區域230、235。在本發明的一個實施例中，源極220或漏極225(或者這兩者)部分或全部由矽化鉑、矽化鈀、矽化銥或者稀土元素的矽化物組成。
肖特基接觸或肖特基類區域230、235位於源極220和漏極225之間形成的溝道區240附近的區域中。在本發明的一個實施例中，用常規非均勻摻雜剖面(profile)將溝道區240雜質摻雜，諸如暈植入(halo implant)。在另一個實施例中，摻雜剖面在垂直方向上顯著改變並通常在橫向上恆定，如共同轉讓的美國專利6303479B1(479專利)和美國專利6495882(882專利)所描述的，在此全文併入以供參考。對於本發明，裝置中使用的特殊摻雜剖面不是關鍵性的。
絕緣層250置於溝道區240上。絕緣層250由諸如氧化矽的材料或者任何其它電絕緣材料構成。在本發明的一個實施例中，具有高介電常數(即，高K)的材料被用作絕緣層250。高K材料的實例是那些具有比氧化矽的介電常數更大的介電常數的材料，例如包括諸如TiO2的金屬氧化物。結合肖特基勢壘裝置使用高K柵極絕緣層將引起驅動電流的附加改善，如2001年8月10日提交的共同待批的美國專利申請No.09/928124和09/928163中所說明的，在此全文併入以供參考。另一個實施例是應變SOI基片上製造的肖特基勢壘FET並包括高K柵極絕緣層。本發明的另一個實施例包括高K柵極絕緣層和通常恆定的橫向摻雜剖面(如479專利中闡述的)，結合應變矽，肖特基勢壘裝置。又一個實施例是應變SOI基片上製造的肖特基勢壘裝置，該應變SOI基片包括高K柵極絕緣層，以及通常恆定的橫向摻雜剖面，如479專利中闡述的。
柵電極260置於絕緣層250上，而薄絕緣層270設置在柵電極260的一個或多個柵極側壁上。柵電極260可以由多晶矽、金屬或者任何導電材料摻雜。場氧化物280使裝置相互電絕緣。
本發明的原理可應用於本技術領域內已知的各種應變半導體基片上構建的裝置中。但是，通過實例，根據本發明的一個實施例，應變半導體如下構建。諸如矽的第一應變半導體層210沉積在諸如矽鍺的第二層205上，從而第一應變半導體層210和第二層205之間的晶格失配引起第一層210中的應變。在一個實施例中，第二層205是薄膜。在另一個實施例中，薄膜205沉積在諸如矽的基片215上。本發明的其它實施例針對其它已知應變矽基片上構建的肖特基勢壘裝置。
常規FET必須是表面傳導裝置。如圖1所示，載流子165離開源極120並橫穿溝道區140，在這段時間內載流子165經受由基片110和柵極絕緣層150之間的接觸平面限定的界面155的強吸引。由於界面155的粗糙，載流子165通常經受許多表面散射作用。表面散射現象直接降低溝道區140中載流子的遷移率，這導致了較低的有效載流子遷移率。界面155處電荷載流子165的表面散射造成使用應變矽基片的常規FET性能改善的顯著不足。
另一方面，在肖特基勢壘FET裝置200中，載流子290在與金屬源極220的表面垂直的起始方向上被從源極220場致發射。它們主要在塊矽中橫穿的溝道240，而不沿應變基片210和絕緣氧化物250之間的接觸平面所限定的界面255。因此，載流子290經受很少的由界面255處的表面粗糙引起的散射作用，使得對於塊矽中觀察到的電子和空穴的有效載流子遷移率改善分別更接近於2倍和10倍的改善。源極220和漏極225之間的距離被表示為溝道長度245。有效載流子遷移率的改善隨著裝置200的溝道長度245的降低而增加。
圖3示出根據本發明一個實施例的肖特基勢壘FET的製造方法。如圖3所示，該方法始於被應變的矽基片(塊302)。生長薄屏蔽(screen)氧化物(在一個實施例中，約200埃)以便用作植入掩模(塊304)。隨後通過屏蔽氧化物將合適的溝道摻雜物種類(例如分別用作P型和N型的砷和硼)離子植入到矽中的預定深度(塊306)。
隨後，將屏蔽氧化物除去，生長薄柵極氧化物(在一個實施例中，約35埃)(塊308)。在柵極氧化物生長後緊接著就地摻雜的矽膜(塊310)。該膜由例如用於N型裝置的磷和用於P型裝置的硼高濃度摻雜。使用平版印刷技術和對氧化物來說高度選擇性的矽蝕刻，將柵電極形成圖案(塊312)。隨後，薄氧化物(在一個實施例中，約100埃)被熱生長於矽柵電極的頂面和側壁上(塊314)。隨後，各向異性蝕刻被用於除去水平面上的氧化物層(因此將矽暴露出)，同時將其保留在垂直面上(塊316)。在這些步驟之後，形成側壁氧化物，柵電極中和裝置的溝道區中的摻雜物都被電激活。
接著，合適的金屬(例如，用於P型裝置的鉑和用於N型裝置的鉺)被沉積在所有暴露的表面上用作覆蓋層(在一個實施例中，約400埃)(塊318)。隨後，在特定時間內以特定溫度將晶片退火，從而在金屬與矽直接接觸的的位置處，產生化學反應，將金屬轉換成金屬矽化物(塊320)。例如，在一個實施例中，在少於約60分鐘的時間內以約400℃和約500℃之間的最大溫度形成矽化鉑。在另一個實施例中，在少於約1分鐘的時間內以約400℃和約600℃之間的最大溫度形成矽化鉺。與非矽表面直接接觸的金屬不受影響。隨後，溼化學蝕刻(用於鉑的王水，用於鉺的HNO3)被用於除去未反應的金屬，同時使得金屬矽化物不受影響(塊322)。現在，完成了應變肖特基勢壘FET裝置並準備電接觸到柵極、源極和漏極。
必須通過具有超過800C的溫度的處理形成常規FET的源電極和漏電極。本技術領域中已知，高溫製造步驟，即採用800℃以上的溫度的步驟，會改變和/或劣化用於改善FET裝置性能的新材料的屬性。新材料的實例包括應變半導體基片和高K柵極絕緣體。例如，以高溫處理應變半導體基片會鬆弛(relax)應變層，從而降低應變半導體基片中電荷載流子遷移率的改善。
另一方面，如2002年5月16日提交的美國臨時專利申請60/381320中說明的，在肖特基勢壘FET製造過程期間，通過具有比常規雜質摻雜的源極和漏極MOSFET裝置製造過程中使用的溫度小的溫度的矽化物反應過程形成源電極和漏電極。更具體地，用於形成本發明的肖特基或肖特基類源極和漏極區的矽化物反應步驟可以是小於800℃，如以上詳細說明的。因此，可以將應變矽基片和高K柵極絕緣體與肖特基勢壘FET製造過程結合，而不劣化應變矽和/或高K柵極絕緣體的屬性。
該過程僅僅是實現應變、金屬源極/漏極肖特基FET裝置的一種可能方法。本技術領域內熟練的技術人員將理解，存在很多其它變型和可選方案。例如，所述過程中的各種步驟可以由本技術領域內已知的等效步驟代替。同樣，各種步驟中的一個或多個可以從製造過程中省去。在本發明的一個實施例中，製造方法包括應變矽基片的製造。如以上進一步描述的，在一個實例性實施例中，這是通過在具有大晶格結構的材料(諸如矽鍺)的層上沉積矽層來實現的。隨後，以上述方式處理該應變矽基片。用於製造應變矽基片的許多其它技術是本技術領域內已知的並可以結合本發明的教導使用。例如，在一個實施例中，在氧化物絕緣體上製造應變矽基片，形成應變SOI基片，如化合物半導體(Compound Semiconductor)文章中所描述的。
通過使用本發明的技術，可以充分改善諸如FET的電晶體的功率和速度性能。雖然已參考較佳實施例描述了本發明，但本技術領域內的熟練技術人員將理解，可以在形式和細節上進行改變而不背離本發明的精神和範圍。例如，雖然以參考FET裝置描述了許多實施例，但其它電晶體型裝置也可以採用本發明的技術。
所有上述參考都在此全文併入以供參考。雖然已參考較佳實施例描述了本發明，但本技術領域內熟練的技術人員可以理解，可以在形式和細節上進行改變而不背離本發明的精神和範圍。
權利要求
1.一種用於調整電流的裝置，其特徵在於，所述裝置包括應變半導體基片；柵電極，它位於所述應變半導體基片上；以及源電極和漏電極，它們與所述應變半導體基片接觸，源電極和漏電極中的至少一個與應變半導體基片形成肖特基或肖特基類接觸，所述源極和漏極由溝道隔開。
2.如權利要求1所述的裝置，其特徵在於，所述源電極和漏電極由選自以下的材料構成矽化鉑、矽化鈀或矽化銥。
3.如權利要求1所述的裝置，其特徵在於，所述源電極和漏電極由選自以下的材料構成稀土矽化物。
4.如權利要求1所述的裝置，其特徵在於，所述源電極和漏電極中的至少一個至少在靠近溝道的區域中與應變半導體基片形成肖特基或肖特基類接觸。
5.如權利要求1所述的裝置，其特徵在於，源電極和漏電極中的至少一個與應變半導體基片之間的整個界面與應變半導體基片形成肖特基接觸或肖特基類區域。
6.如權利要求1所述的裝置，其特徵在於，所述溝道具有溝道摻雜物。
7.如權利要求6所述的裝置，其特徵在於，溝道摻雜物濃度在垂直方向上顯著變化而在橫向上是大體恆定的。
8.如權利要求6所述的裝置，其特徵在於，所述溝道摻雜物選自砷、磷、銻、硼、銦或鎵。
9.如權利要求1或7所述的裝置，其特徵在於，所述溝道長度小於或等於約100nm。
10.如權利要求1所述的裝置，其特徵在於，所述柵電極包括柵極絕緣體，它包括置於應變半導體基片上的電絕緣層；以及所述絕緣層上的導電膜。
11.如權利要求10所述的裝置，其特徵在於，所述柵電極還包括柵極側壁隔離物，它包括柵電極的至少一個側壁上的至少一個側壁絕緣層。
12.如權利要求10所述的裝置，其特徵在於，所述柵極絕緣體具有大於4.0的介電常數。
13.如權利要求10所述的裝置，其特徵在於，所述柵極絕緣體由選自以下的材料構成金屬氧化物。
14.如權利要求12所述的裝置，其特徵在於，所述溝道具有溝道摻雜物。
15.如權利要求14所述的裝置，其特徵在於，溝道摻雜物濃度在垂直方向上顯著改變而在橫向上是大體恆定的。
16.如權利要求1或14所述的裝置，其特徵在於，所述應變半導體基片是應變SOI基片。
17.如權利要求1所述的裝置，其特徵在於，所述裝置是MOSFET。
18.一種用於調整電流的裝置的製造方法，其特徵在於，所述方法包括提供應變半導體基片；在所述應變半導體基片上提供柵電極；以及提供與應變半導體基片接觸的源電極和漏電極，源電極和漏電極中的至少一個與應變半導體基片形成肖特基或肖特基類接觸，所述源極和漏極由溝道分開。
19.如權利要求18所述的方法，其特徵在於，所述源電極和漏電極由選自以下的材料構成矽化鉑、矽化鈀或矽化銥。
20.如權利要求18所述的方法，其特徵在於，所述源電極和漏電極由選自以下的材料構成稀土矽化物。
21.如權利要求18所述的方法，其特徵在於，所述源電極和漏電極中的至少一個至少在靠近溝道的區域中與應變半導體基片形成肖特基或肖特基類接觸。
22.如權利要求18所述的方法，其特徵在於，源電極和漏電極中的至少一個與應變半導體基片之間的整個界面與應變半導體基片形成肖特基接觸或肖特基類區域。
23.如權利要求18所述的方法，其特徵在於，還包括提供溝道摻雜物的步驟。
24.如權利要求23所述的方法，其特徵在於，還包括提供溝道摻雜物，從而摻雜物濃度在垂直方向上顯著變化而在橫向上大體是恆定的。
25.如權利要求23所述的方法，其特徵在於，所述溝道摻雜物是選自砷、磷、銻、硼、銦或鎵。
26.如權利要求18或24所述的方法，其特徵在於，所述溝道長度小於或等於約100nm。
27.如權利要求18所述的方法，其特徵在於，通過以下步驟提供柵電極提供柵極絕緣體，它包括應變半導體基片上的電絕緣層；在絕緣層上提供導電膜；將導電膜形成圖案並蝕刻，以便形成柵電極；以及通過在柵電極的至少一個側壁上提供至少一個側壁絕緣層形成柵極側壁隔離物。
28.如權利要求27所述的方法，其特徵在於，所述柵極絕緣體具有大於4.0的介電常數。
29.如權利要求27所述的方法，其特徵在於，所述柵極絕緣體選自以下材料金屬氧化物。
30.如權利要求28所述的方法，其特徵在於，進一步包括提供溝道摻雜物的步驟。
31.如權利要求30所述的方法，其特徵在於，還包括提供溝道摻雜物的步驟，從而摻雜物濃度在垂直方向上顯著改變而在橫向上大體是恆定的。
32.如權利要求18或30所述的方法，其特徵在於，所述應變半導體基片是應變SOI基片。
33.如權利要求18所述的方法，其特徵在於，所述裝置是MOSFET。
34.如權利要求18或27所述的方法，其特徵在於，還包括以下步驟將鄰近柵電極的至少一部分的應變半導體基片暴露；在應變半導體基片上沉積金屬薄膜；以及使金屬與暴露部分反應，從而肖特基或肖特基類源電極和漏電極形成於應變半導體基片的暴露部分上。
35.如權利要求34所述的方法，其特徵在於，採用具有小於800℃的最大溫度的退火形成所述源電極和漏電極。
全文摘要
本發明是一種場效應電晶體，它具有應變半導體基片和肖特基勢壘源電極和漏電極，以及用於製造電晶體的方法。肖特基勢壘場效應電晶體的大量電荷載流子輸運特性最小化了載流子表面散射，與常規裝置相比，這使得應變基片提供這種裝置中改善了的功率和速度性能特性。
文檔編號H01L29/78GK1620729SQ03802548
公開日2005年5月25日 申請日期2003年1月15日 優先權日2002年1月23日
發明者J·P·斯尼的, J·M·拉森 申請人:斯平內克半導體股份有限公司