改善淺溝槽隔離邊緣SiC應力性能的方法
2023-11-30 19:06:51
改善淺溝槽隔離邊緣SiC應力性能的方法
【專利摘要】本發明提供了一種改善淺溝槽隔離邊緣SiC應力性能的方法。在矽襯底表面依次澱積墊層第一厚度的二氧化矽層和第二厚度的墊層氮化矽層；對墊層二氧化矽層、墊層氮化矽層和矽襯底進行有源區光刻和刻蝕以便在矽襯底中形成凹槽；在凹槽中填充二氧化矽並通過化學機械研磨對填充的二氧化矽進行平坦化處理以得到淺溝槽隔離；剝離墊層氮化矽層。二氧化矽層的第一厚度和墊層氮化矽層的第二厚度被選擇成使得淺溝槽隔離的上表面高於矽片有源區襯底的上表面。對形成NMOS源漏SiC外延區之前的所有溼法刻蝕和所有清洗工藝進行控制，使得在之經歷所述所有溼法刻蝕和所述所有清洗工藝之後淺溝槽隔離的上表面仍高於矽片有源區襯底的上表面。
【專利說明】改善淺溝槽隔離邊緣SiC應力性能的方法
【技術領域】
[0001]本發明涉及半導體製造領域，更具體地說，本發明涉及一種改善淺溝槽隔離邊緣SiC應力性能的方法。
【背景技術】
[0002]隨著超大規模集成電路技術的迅速發展，MOSFET器件的尺寸在不斷減小，通常包括MOSFET器件溝道長度的減小，柵氧化層厚度的減薄等以獲得更快的器件速度。但是隨著超大規模集成電路技術發展至超深亞微米級時，特別是90納米及以下技術節點時，減小溝道長度會帶來一系列問題，為了控制短溝道效應，會在溝道中摻以較高濃度的雜質，這會降低載流子的遷移率，從而導致器件性能下降，單純的器件尺寸減小很難滿足大規模集成電路技術的發展。因此，應力工程的廣泛研究用來提高載流子的遷移率，從而達到更快的器件速度，並滿足摩爾定律的規律。
[0003]上世紀80年代到90年代，學術界就已經開始基於矽基襯底實現異質結構研究，直到本世紀初才實現商業應用。其中有兩種代表性的應力應用，一種是雙軸應力技術(Biaxial Technique);另一種是單軸應力技術(Uniaxial Technique),即應力記憶技術(Stress Memorizat1n Technology)、nCESL及選擇性(或嵌入)外延生長娃碳SiC漏源(參見文獻 「K.W.Ang et al., IEDM Tech.Dig.，pp.1069，2004」 以及文獻 「Y.C.Liu etal.，VLSI, pp.44-45，2007」)對NM0SFET的溝道施加張應力提高電子的遷移率，選擇性(或嵌入)外延生長鍺矽SiGe、pCESL對PM0SFET溝道施加壓應力提高空穴的遷移率，從而提高器件的性能，見圖2。
[0004]目前，對於SiC外延生長工藝的研究主要集中於如何提高SiC中碳的濃度，碳的濃度越高，晶格失配越大，產生的應力越大，對載流子遷移率的提高越顯著；另外，SiC的形狀，SiC漏源接近多晶矽的邊緣，即靠近器件溝道，應力越直接作用於器件溝道的載流子，對器件性能的提升明顯。
[0005]以上所有的研究開發都是基於矽襯底，也就是說，矽襯底提供SiC生長的種子，SiC沿著矽的晶格進行外延生長，但是，半導體工藝中，器件之間通過淺溝槽隔離工藝(STI)實現電學隔離，STI中使用二氧化矽進行填充，因此在STI與有源區邊緣，SiC外延工藝會受到STI的影響，STI不能夠提供足夠的矽「種子」，就會出現SiC選擇性外延工藝中的左右兩側STI邊緣SiC生長低落甚至缺失。
【發明內容】
[0006]本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠改善淺溝槽隔離邊緣SiC應力性能的方法。
[0007]為了實現上述技術目的，根據本發明，提供了一種改善淺溝槽隔離邊緣SiC應力性能的方法，包括:在矽襯底中形成淺溝槽隔離，以及製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件；其中，在矽襯底中形成進行淺溝槽隔離的步驟包括下述步驟:在矽襯底表面依次澱積墊層第一厚度的二氧化矽層和第二厚度的墊層氮化矽層；對墊層二氧化矽層、墊層氮化矽層和矽襯底進行有源區光刻和刻蝕以便在矽襯底中形成凹槽；在凹槽中填充二氧化矽並通過化學機械研磨對填充的二氧化矽進行平坦化處理以得到淺溝槽隔離；剝離墊層氮化矽層；其中，二氧化矽層的第一厚度和墊層氮化矽層的第二厚度被選擇成使得淺溝槽隔離的上表面高於矽片有源區襯底的上表面；而且，在製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件的步驟中，對形成NMOS源漏SiC外延區之前的所有溼法刻蝕和所有清洗工藝進行控制，使得在之經歷所述所有溼法刻蝕和所述所有清洗工藝之後淺溝槽隔離的上表面仍高於矽片有源區襯底的上表面。
[0008]優選地，製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件包括下述步驟:進行阱注入形成N型阱和/或P型阱；製作柵極氧化層，執行柵極多晶矽材料的澱積，並進行柵極多晶矽的光刻形成柵極；通過原子澱積生成的二氧化矽保護層，保護器件的矽表面，減少表面矽的損失；製作第一柵極側牆；進行PMOS輕摻雜注入形成PMOS器件漏輕摻雜結構；進行鍺矽外延生長工藝；進行NMOS輕摻雜注入形成NMOS器件漏輕摻雜結構；製作第二柵極側牆，第二柵極側牆包括S12層和SiN層；形成NMOS源漏SiC外延區。
[0009]優選地，所述形成NMOS源漏SiC外延區的步驟包括:形成與淺溝槽隔離鄰接的U-型矽凹槽；在U-型矽凹槽中外延生長SiC。
【專利附圖】
【附圖說明】
[0010]結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中:
[0011]圖1示意性地示出了 STI氧化矽層與有源區矽表面的高度差。
[0012]圖2示意性地示出了根據本發明優選實施例的改善淺溝槽隔離邊緣SiC應力性能的方法的流程圖。
[0013]圖3至圖6示意性地示出了根據本發明根據本發明優選實施例的改善淺溝槽隔離邊緣SiC應力性能的方法的各個步驟。
[0014]圖7至圖9示意性地示出了現有技術中溼法刻蝕及清洗工藝對淺溝槽隔離的影響。
[0015]圖10至圖12示意性地示出了本發明中溼法刻蝕及清洗工藝對淺溝槽隔離的影響。
[0016]需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
【具體實施方式】
[0017]為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
[0018]圖2示意性地示出了根據本發明優選實施例的改善淺溝槽隔離邊緣SiC應力性能的方法的流程圖。
[0019]具體地，如圖2所示，根據本發明優選實施例的改善淺溝槽隔離邊緣SiC應力性能的方法包括:
[0020]首先進行步驟S10，在矽襯底10中形成淺溝槽隔離。
[0021]在矽襯底10中形成進行淺溝槽隔離的步驟SlO具體可包括下述步驟:
[0022]首先在矽襯底10表面依次澱積墊層第一厚度的二氧化矽層I和第二厚度的墊層氮化矽層2 (如圖3所示)；
[0023]然後對墊層二氧化矽層1、墊層氮化矽層2和矽襯底10進行有源區光刻和刻蝕以便在矽襯底10中形成凹槽3 (如圖4所示)；
[0024]隨後在凹槽3中填充二氧化矽並通過化學機械研磨對填充的二氧化矽進行平坦化處理以得到淺溝槽隔離20 (如圖5所示)；可以看出，二氧化矽層I的第一厚度和墊層氮化矽層2的第二厚度對形成的淺溝槽隔離20的高度有影響；由此，在本發明中，二氧化矽層I的第一厚度和墊層氮化矽層2的第二厚度被選擇成使得淺溝槽隔離20的上表面高於矽片有源區襯底的上表面。
[0025]然後剝離墊層氮化矽層2 (如圖6所示)。
[0026]後續即可製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件，其中，對形成NMOS源漏SiC外延區之前的所有溼法刻蝕和所有清洗工藝進行控制，使得在之經歷所述所有溼法刻蝕和所述所有清洗工藝之後淺溝槽隔離20的上表面仍高於矽片有源區襯底的上表面。
[0027]例如，製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件可具體包括下述步驟Sll至S21等常規步驟。
[0028]接著進行步驟SI I，進行阱注入形成N型阱和/或P型阱。
[0029]接著進行步驟S12，製作柵極氧化層，執行柵極多晶矽材料的澱積，並進行柵極多晶娃的光刻形成柵極。
[0030]接著繼續步驟S13，通過原子澱積生成的二氧化矽保護層，保護器件的矽表面，減少表面娃的損失。
[0031]接著繼續步驟S14，可選地，針對輸入輸出器件區域執行輕摻雜注入形成外圍的輸入輸出器件的漏輕摻雜結構。
[0032]接著繼續步驟S15，製作第一柵極側牆；例如，第一柵極側牆的材料是SiN ;具體地，例如製作第一柵極側牆的步驟包括SiN的澱積和刻蝕。
[0033]接著繼續步驟S16，進行PMOS輕摻雜注入形成PMOS器件漏輕摻雜結構。
[0034]接著繼續步驟S17，進行鍺矽外延生長工藝。
[0035]接著繼續步驟S18，進行NMOS輕摻雜注入形成NMOS器件漏輕摻雜結構。
[0036]接著繼續步驟S19，製作第二柵極側牆，第二柵極側牆包括S12層和SiN層；例如，第二柵極側牆的形成包括多Si02和SiN的澱積和刻蝕。
[0037]接著繼續步驟S20，形成NMOS源漏SiC外延區。其中，形成與淺溝槽隔離鄰接的U-型矽凹槽(顯然，墊層二氧化矽層I被去除)，並且在U-型矽凹槽中外延生長SiC。當STI上表面低於有源區矽表面時，高於STI上表面的所有矽都將被刻蝕，SiC會在STI邊緣SiC生長低落甚至缺失。當STI上表面高於有源區矽表面時，STI氧化層會對其邊緣側壁的矽進行保護，如圖1虛線圈出的範圍，減少了 STI側壁矽的損耗，增強SiC外延生長能力，提高SiC半導體工藝製程能力。
[0038]接著繼續步驟S21，進行源漏注入形成源漏極。
[0039]接著製作金屬前介質、通孔、金屬插塞和金屬層。
[0040]圖7至圖9示意性地示出了現有技術中溼法刻蝕及清洗工藝對淺溝槽隔離的影響。圖10至圖12示意性地示出了本發明中溼法刻蝕及清洗工藝對淺溝槽隔離的影響。通過對比可以看出，本發明優化了步驟Sll?S19溼法刻蝕及清洗工藝，在STI形成後到SiC工藝前，每一道去除光阻、清洗工藝及去除輸入輸出器件厚氧的工藝都進行工藝評估及優化，儘量減少溼法刻蝕和清洗工藝的時間，既保證達到溼法刻蝕和清洗的目的，將要去除的物質或缺陷顆粒去除乾淨，另外控制額外溼法刻蝕及清洗的時間，使得溼法刻蝕及清洗工藝對STI氧化娃層的刻蝕損耗達到最小。
[0041]可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
【權利要求】
1.一種改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於包括:在矽襯底中形成淺溝槽隔離，以及製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件； 其中，在矽襯底中形成進行淺溝槽隔離的步驟包括下述步驟: 在矽襯底表面依次澱積墊層第一厚度的二氧化矽層和第二厚度的墊層氮化矽層；對墊層二氧化娃層、墊層氮化娃層和娃襯底進行有源區光刻和刻蝕以便在娃襯底中形成凹槽； 在凹槽中填充二氧化矽並通過化學機械研磨對填充的二氧化矽進行平坦化處理以得到淺溝槽隔離； 剝離墊層氮化矽層； 其中，二氧化矽層的第一厚度和墊層氮化矽層的第二厚度被選擇成使得淺溝槽隔離的上表面高於娃片有源區襯底的上表面； 而且，在製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件的步驟中，對形成NMOS源漏SiC外延區之前的所有溼法刻蝕和所有清洗工藝進行控制，使得在之經歷所述所有溼法刻蝕和所述所有清洗工藝之後淺溝槽隔離的上表面仍高於矽片有源區襯底的上表面。
2.根據權利要求1所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，製造以淺溝槽隔離隔開的NMOS器件和/或PMOS器件包括下述步驟: 進行阱注入形成N型阱和/或P型阱； 製作柵極氧化層，執行柵極多晶矽材料的澱積，並進行柵極多晶矽的光刻形成柵極； 通過原子澱積生成的二氧化矽保護層，保護器件的矽表面，減少表面矽的損失； 製作第一柵極側牆； 進行PMOS輕摻雜注入形成PMOS器件漏輕摻雜結構； 進行鍺矽外延生長工藝； 進行NMOS輕摻雜注入形成NMOS器件漏輕摻雜結構； 製作第二柵極側牆，第二柵極側牆包括S12層和SiN層； 形成NMOS源漏SiC外延區。
3.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，所述形成NMOS源漏SiC外延區的步驟包括: 形成與淺溝槽隔離鄰接的U-型矽凹槽； 在U-型矽凹槽中外延生長SiC。
4.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，所述方法用於製造CMOS器件。
5.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，第一柵極側牆的材料是SiN。
6.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，製作第一柵極側牆的步驟包括SiN的澱積和刻蝕。
7.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，第二柵極側牆包括Si02層和SiN層。
8.根據權利要求1或2所述的改善淺溝槽隔離邊緣SiC應力性能的方法，其特徵在於，第二柵極側牆的形成包括多Si02和SiN的澱積和刻蝕。
【文檔編號】H01L21/762GK104362124SQ201410619982
【公開日】2015年2月18日 申請日期:2014年11月5日 優先權日:2014年11月5日
【發明者】周建華 申請人:上海華力微電子有限公司