應變矽通道半導體結構及其製作方法

2023-11-30 14:13:41

專利名稱：應變矽通道半導體結構及其製作方法
技術領域：
本發明涉及一種應變矽通道半導體結構及其製作方法，特別是涉及一種具有較佳載流子遷移率的應變矽通道半導體結構及其製作方法。
背景技術：
隨著現今半導體元件朝向微型化的尺寸發展，電晶體中柵極、源極、漏極的尺寸也隨著特徵尺寸的減小而跟著不斷地縮小。但由於材料先天物理性質的限制，柵極、源極、漏極的尺寸減小會造成電晶體元件中決定電流大小的載流子量減少，進而影響電晶體的效能。因此，提升載流子遷移率以增加電晶體的速度已成為目前半導體技術領域中的一大課題。為了增加載流子遷移率，目前現有的技術手段之一為形成應變矽通道。應變矽通道技術可在不改變柵極寬度的情況下增加電子團和空穴團的遷移率，進而改進其電晶體的運作速度。此作法不須增加電路製造或設計的複雜度即可改善半導體元件的效能，故為業界廣為採用。在目前實作中，形成應變娃通道的方法之一即為使用選擇性外延成長(selectiveepitaxial growth, SEG)技術於一基底形成一晶格排列與基底相同的外延層來作為應力源。該些外延材會具有與矽基底不同的晶格常數，故會對鄰近矽通道的晶格造成應力，進而產生應變矽通道，達成遷移率提升的效果。舉例言之，對以空穴(h+)作為通道載流子的PMOS電晶體而言，其矽基底上的源極/漏極區域可以形成一矽鍺(SiGe)外延層。由於矽鍺外延的晶格常數本質上比矽還大，故該矽鍺外延層會對鄰近通道的晶格造成應力，進而形成一壓縮性的應變通道(compressivestrained channel)。該壓縮性應變通道的能帶結構有利於空穴的遷移,故可增加PMOS元件作動的速度。同樣地，對以電子(e_)作為載流子的NMOS電晶體而言，其矽基底上的源極/漏極區域可以形成一碳化矽(SiC)外延層。由於碳化矽外延的晶格常數本質上比矽還小，故該碳化矽外延層會對鄰近通道的晶格造成應力，進而形成一伸張性的應變通道(tensilestrained channel)。該伸張性應變通道的能帶結構有利於電子的遷移,故可增加NMOS元件作動的速度。現在請參照圖1，其為先前技術中一使用應變矽通道技術的CMOS電晶體結構的截面示意圖。如圖所示，一般的CMOS電晶體結構100中會具有一 PMOS區域102與一 NMOS區域104，其間以一淺溝槽隔離結構(STI) 105來分隔。該PMOS區域102與NMOS區域104中除了會具有一般現有的柵極106、源極/漏極區域(未示出)、間隙壁108等結構外，其源極/漏極區域中還會另外形成有凹槽110，以供對應的應力材(如SiGe或SiC)填入形成外延層112。形成在凹槽110中的外延層112會對PMOS區域102與NMOS區域104中源極/漏極間的矽通道區域114分別施加不同態樣的應力，因而形成應變矽通道，達成遷移率提升的效果。
目前業界仍在致力於研究如何去提升半導體元件中的載流子遷移率以及其電性表現，以因應未來半導體元件尺寸越來越小的趨勢。對此，就現有以應變矽通道為基礎的半導體技術而言，如何改良其結構以進一步提升其電性表現是為相關領域的技術人士今後研究的重要課題。

發明內容
為了進一步提升應變矽通道半導體結構的效能表現，本發明提出了一種改良的應變矽通道半導體結構及其製作方法，以此方法所製作出的應變矽通道半導體結構由於其作為應力源的外延層較接近矽通道區域之故，其會具有較佳的載流子遷移率本發明的目的之一在於提供一種應變矽通道半導體結構，該應變矽通道半導體結構包含一具有一上表面的基底、一設於該上表面的柵極結構、至少一形成於該柵極結構側邊基底中的凹槽，其中該凹槽具有至少一側壁，該側壁更具有一上側壁面與一下側壁面向該柵極結構方向凹入且該上側壁面與水平面呈一介於54.5° 90°之間的夾角、以及一外延層填滿該凹槽作為應力源。本發明的另一目的在於一種製作應變矽通道半導體結構的方法，其步驟包含提供一基底、在該基底上形成至少一柵極結構、進行一蝕刻製作工藝以於該柵極結構側邊的該基底中形成至少一凹槽、進行一溫度介於700°c 1000°C的預烤製作工藝、以及進行一外延成長製作工藝以於該凹槽內形成外延層作為應力源。無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。


本說明書含有附圖並於文中構成了本說明書的一部分，俾使閱者對本發明實施例有進一步的了解。該些圖示描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中:圖1為現有技術中一使用應變娃通道技術的CMOS電晶體結構的截面不意圖；圖2至圖8為根據本發明較佳實施例一應變矽半導體結構的製作方法的流程示意圖；圖9為根據本發明方法未經過預烤處理的應變矽通道凹槽結構的部分截面放大示意圖；圖10為根據本發明方法經過預烤處理的應變矽通道凹槽結構的部分截面放大示意圖。需注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。主要元件符號說明10 基底IOa 通道區域12 柵極結構
14柵極導電層16柵極介電層18間隙壁20犧牲材料層20a部分20b部分22犧牲間隙壁24凹槽24a凹面26凹槽26a銳角( 而點)26b上壁面26c下壁面28凹槽 28a端點28b上壁面28c下壁面30外延層30a上表面32a源極32b漏極100CMOS電晶體結構102PMOS 區域104NMOS 區域106淺溝槽隔離結構108間隙壁110凹槽112外延層114通道區域
具體實施例方式圖2至圖8為根據本發明一較佳實施例所繪示應變矽半導體結構的製作方法的流程示意圖，文中將依序參照該些圖示來說明本發明應變矽半導體結構的製作流程。為了方便說明之故，各圖示中定義了一與基底10面平行的水平方向H以及一與基底10面垂直的垂直方向V。首先，請參照圖2，方法中會提供一基底10，該基底10可為一半導體基底，其包含但不限定於一矽晶片或是一絕緣材上覆矽(SOI)等基底。基底10上設置有多個柵極結構
12。每一柵極結構12包含了一柵極導電層14、一設置在基底10表面和柵極導電層14之間的柵極介電層16、一設置在柵極導電層14周圍側壁上的間隙壁(spacer) 18，該間隙壁18與柵極導電層14及基底10之間可選擇性的形成一襯墊層(liner)。在本實施例中，柵極介電層16可由二氧化矽材質或高介電常數(high-k)介電層構成，間隙壁18可由矽氧層或氮化矽層等單一材料層或複合材料層所構成，而柵極導電層14則可以摻雜過的多晶矽、金屬矽化物或是金屬等導體所構成。為簡明及避免模糊本發明重點之故，下文中將不再對上述已現有的柵極結構12各部件作進一步詳細的結構性或功能性描述。在本發明其他的實施例中，柵極結構12也可整合於前柵極(gate-first)製作工藝或後(gate-last)柵極製作工藝，其中後柵極製作工藝更可為一前置高介電常數介電層的後柵極製作工藝或一後置高介電常數介電層的後柵極製作工藝。此些常用電晶體製作工藝的步驟不再此贅述。如圖2所示，柵極結構12形成後，一犧牲材料層20會順著基底10面的起伏毯覆沉積在基底10與柵極結構12上。犧牲材料層20直接沉積在基底10面上的部分20a可能相對較薄，而沉積在間隙壁18面上的部分20b可能相對較厚。如此犧牲材料層20後續經過特定處理後，其可形成吾人所欲的圖形以作為蝕刻掩模之用，此節將於後述實施例中將有細節說明。接著請參照圖3，在犧牲材料層20形成後，方法中會對整個基底10進行一第一幹蝕刻製作工藝。此幹蝕刻製作工藝會將前述直接覆蓋在基底10表面的犧牲材料層部位20a去除，而覆蓋在間隙壁18表面的犧牲材料層20部位20b會被蝕刻至剩下一薄層(後文中稱之為犧牲間隙壁22)。該殘留的犧牲間隙壁22將在後續的蝕刻製作工藝中扮演蝕刻掩模的角色。接著請參照圖4，在形成上述犧牲間隙壁22後，之後流程中將再以犧牲間隙壁22為蝕刻掩模，對整個基底10進行一第一蝕刻製作工藝。該第一蝕刻製作工藝可包含一第一幹蝕刻製作工藝與一第一溼蝕刻製作工藝，其中第一幹蝕刻製作工藝主要向下蝕刻，而該第一溼蝕刻製作工藝則包含了向下蝕刻與側向蝕刻。該第一幹蝕刻製作工藝是使用以六氟化硫為主(SF6-base)的蝕刻劑或是以三氟化氮為主(NF3_base)的蝕刻劑，其對於基底10的材質具有蝕刻選擇性，故會在基底10中蝕刻出凹槽24結構。再者，在上述第一溼蝕刻過程中，蝕刻劑會同時向基底10的水平方向H和垂直方向V蝕刻，且其於水平方向H的蝕刻速率較的垂直方向V為快，故會在基底10中形成往柵極方向凹入的凹面24a特徵。接著請參照圖5，在形成上述第一幹蝕刻凹槽24後，流程中會再進行一道第二溼蝕刻製作工藝。該第二溼蝕刻製作工藝是使用以氨水(NH4OH)為主的蝕刻劑或是以氫氧化四甲基銨(TMAH)為主的蝕刻劑，其對於基底10的材質具有蝕刻選擇性，故會繼續對前述所形成的第一幹蝕刻凹槽24的壁面作進一步的蝕刻。再者，由於該些蝕刻劑會沿著矽基底10的結晶面(110)和(111)進行蝕刻，故第一幹蝕刻凹槽24受此第二溼蝕刻製作工藝後會轉變成具有特定蝕刻特徵面(圖中以上側壁面26b及下側壁面26c來表示)的鑽石形凹槽26,此鑽石形凹槽26的側壁上會具有由蝕刻特徵面所交會出的銳角(或端點)26a。接著請參照圖6，在完成前述鑽石形凹槽26的製作後，本實施例即對整個基底10進行一預烤製作工藝(pre-bake),該預烤製作工藝會造成鑽石形凹槽26側壁的原子重新擴散排列，進而使原本凹槽26側壁的銳角26a鈍化，亦即使銳角26a的角度變大，進而使凹槽26的形狀從原先的鑽石形變成如圖所示具有較和緩壁面29的類鑽石形凹槽28。在本發明的一較佳實施例中，該預烤製作工藝的參數設定在溫度介於700°C 1000°C之間、壓力為10託耳(torr)以下至數百託耳的含H2環境中，其施作時間可能介於數秒到數分鐘不等。上述類鑽石形凹槽28的細部結構將於後述實施例中有進一步詳細的描述。在流程的最後，請參照圖7，方法中會採用一選擇性外延製作工藝(SEG)在前述的類鑽石形凹槽28中長出外延層30。外延層30作為應變矽通道的應力源，其上表面30a最好高於基底10面，以增強其應力效果。在本實施例中，外延層30的材質可為矽鍺(SiGeJiPMOS電晶體而言)或碳化矽(SiC，對NMOS電晶體而言)，其會對鄰近的矽通道區域IOa造成應力，進而達成提升載流子遷移率的效果。須注意本步驟的外延製作工藝可與先前的預烤製作工藝在同一外延腔體中進行，其通過該外延腔體加熱達成預烤動作後即可接續進行外延的成長。在本發明進一步的實施例中，如圖8所示，其可選擇性地再對前述形成的外延層30進行一離子植入製作工藝，該植入製作工藝是利用光致抗蝕劑(未圖示)以及柵極結構12作為注入掩模，將N型摻質(如磷、砷或銻)、P型摻質(如硼、二氟化硼)並混合其他共同摻質(如碳、氮、氟、鍺、矽)分別植入相對應的NMOS或PMOS的外延層30中，以在柵極結構12側邊的外延層30中定義出源極/漏極區域32a/32b，完成電晶體整體架構。須注意在本發明其他實施例中，該形成源極/漏極區域的步驟也可在蝕刻凹槽之前或是伴隨外延層的選擇性外延製作工藝(SEG) —起進行，端視其所要製作工藝所需而定。而在又一其他的實施例中，在進行上述離子植入製作工藝定義源極/漏極區域32a/32b前，柵極結構12上可選擇性地形成其他額外的間隙壁(未圖示)，以定義所要形成的源極/漏極區域32a/32b的大小。此外，先前步驟中所形成的犧牲間隙壁22也可通過一額外的蝕刻製作工藝來加以拔除。根據不同的實施例，此犧牲間隙壁22也可保留下來作為間隙壁之用。現在請同時參照圖9與圖10，其分別為根據本發明實施例方法中未經過預烤處理與經過預烤處理所形成的應變矽通道凹槽結構的部分截面放大示意圖。如圖9所示，未經過預烤處理的凹槽26由於其形成時蝕刻劑沿著矽基底10特定晶向蝕刻之故，其截面會呈現出完美的鑽石形狀。更具體言之，凹槽26由至少一側壁及一底面27所構成。在本發明中由於側向蝕刻之故，該側壁位於柵極結構12的間隙壁18下方，其中上側壁面26b會與間隙壁18下方的基底10面交會(如圖中A點所示)，而下側壁面26c與底面27的交會端(如圖中B點所示)則可能位於或不位於間隙壁18的下方。在實施例中，該每一側壁更具有一上側壁面26b與一下側壁面26c (即前述的蝕刻特徵面)向柵極結構12方向延伸凹入並在一交會端(或稱為端點)26a交會。如圖所不,鑽石形凹槽26的上側壁面26b會與基底水平面呈一固定的54.5°夾角Θ1Ι5在本實施例中，上側壁面26b與基底面的交會點A至柵極導電層14的水平距離定義為Cl1，而端點26a與基底10面的垂直距離則以d2來代表。上述距離Cl1與d2關係到之後生成的外延層所產生的應力對矽通道的影響程度。如以32納米(nm)柵極線寬的半導體元件實作為例，未經預烤處理的凹槽26結構中會具有約130埃(人)的Cl1距離以及約200 A的d2距離。現在請參照圖10，本實施例的凹槽26在經過一高溫、低壓的預烤處理後其形狀會轉變成如圖中所示凹槽28的類鑽石形狀，其具有一較和緩壁面(意即上壁面28b下壁面28c夾角較大)向柵極結構12方向凹入並延伸至間隙壁的下方，而更接近矽通道區域10a。在一實作中，樣品經過800°C的預烤處理後，其上側壁面28b與基底水平面所呈的夾角Θ 2變為75°，而上壁面28b與基底面的交會點至柵極導電層14的水平距離D1則縮短為70A,端點28a與基底10面的垂直距離D2則縮短為172A,此凹槽形狀的改變約能提升4%的載流子遷移率。上述數據即表示出凹槽在經過預烤處理後其側壁會更接近矽通道區域(D1與D2變小)，因而使後續形成於凹槽中的外延層能施加給通道區域更多的應力，達成更佳的應變矽通道效果。需注意本發明中最終凹槽的形狀會隨著不同的預烤製作工藝條件而改變。一般而言，該預烤製作工藝的溫度控制在溫度介於700°C 1000°C之間、壓力為IOtorr以下至數百torr不等的H2環境中，其施作時間可能介於數秒到數分鐘不等。而之後所產生的類鑽石形凹槽結構其上壁面與水平面的夾角θ2則介於54.5° 90°之間，其中以介於75° 90°之間為佳。在35nm的柵極線寬設計下，該D1小於130 Α,而該D2小於200 Α。本領域的技術人士將可輕易了解到在維持本發明教示的前提下，本發明的元件與方法可加以修改或變形成多種態樣。以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種應變矽通道半導體結構，包含: 基底，其具有上表面； 柵極結構，其設於該上表面； 至少一凹槽，分別形成於該柵極結構側邊的該基底中，其中該凹槽具有至少一側壁，該側壁還具有上側壁面與下側壁面向該柵極結構方向凹入且該上側壁面與水平面呈一介於54.5° 90°之間的夾角；以及 外延層，填滿該凹槽。
2.如權利要求1所述的應變矽通道半導體結構，其中該柵極結構的周圍設有間隙壁，該上側壁面位於該間隙壁下方。
3.如權利要求1所述的應變矽通道半導體結構，其中該凹槽的截面形狀呈類鑽石形。
4.如權利要求1所述的應變矽通道半導體結構，其中該夾角介於75° 90°之間。
5.如權利要求1所述的應變矽通道半導體結構，其中該上壁面與下壁面的交會端到該基底上表面的垂直距離小於200A。
6.如權利要求1所述的應變矽通道半導體結構，其中該凹槽上壁面與該基底上表面的交會端到該柵極結構的水平距離小於130A。·
7.如權利要求1所述的應變矽通道半導體結構，其中該外延層的材質為矽鍺(SiGe)或碳化矽(SiC)。
8.如權利要求1所述的應變矽通道半導體結構，其中該外延層作為應變矽通道的應力源。
9.一種製作應變矽通道半導體結構的方法，包含有: 提供一基底； 在該基底上形成至少一柵極結構； 進行一蝕刻製作工藝，以於該柵極結構側邊的該基底中形成至少一凹槽； 進行一溫度介於700°C 1000°C的預烤製作工藝；以及 進行一外延成長製作工藝以於該凹槽內形成外延層。
10.如權利要求9所述的方法，其中該進行一蝕刻製作工藝的步驟包含進行一第一溼蝕刻製作工藝以同時向該基底的水平方向和垂直方向蝕刻出一第一凹槽。
11.如權利要求9所述的方法，其中該進行一蝕刻製作工藝的步驟包含進行一第一幹蝕刻製作工藝，該第一幹蝕刻製作工藝是使用以六氟化硫為主(SF6-base)的蝕刻劑或是以三氟化氮為主(NF3_base)的蝕刻劑。
12.如權利要求9所述的方法，還包含在該蝕刻製作工藝之後再進行一第二溼蝕刻製作工藝進一步蝕刻該第一凹槽，以形成一鑽石形的第二凹槽。
13.如權利要求12所述的方法，其中該第二溼蝕刻製作工藝是使用以氨水(NH4OH)為主的蝕刻劑或是以氫氧化四甲基銨(TMAH)為主的蝕刻劑。
14.如權利要求12所述的方法，其中該進行預烤製作工藝的步驟是使該鑽石形的第二凹槽轉變成一類鑽石形的凹槽。
15.如權利要求9所述的方法，其中該每一凹槽具有上側壁面與下側壁面向該柵極結構方向凹入且該上側壁面與水平面呈一夾角。
16.如權利要求15所述的方法，其中該進行預烤製作工藝的步驟使該夾角變大。
17.如權利要求9所述的方法，還包含於該柵極結構的兩側分別形成源極與漏極。
18.如權利要求9所述的方·法，其中該外延層作為應變矽通道的應力源。
全文摘要
本發明公開一種應變矽通道半導體結構及其製作方法，其方法包含提供一基底；在該基底上形成至少一柵極結構；進行一蝕刻製作工藝以於該柵極結構側邊的該基底中形成至少一凹槽，該凹槽的側壁向該柵極結構方向凹入且與水平面呈一夾角；以及進行一預烤製作工藝改變該凹槽的形狀，使得該凹槽側壁與水平面所呈夾角變大。
文檔編號H01L21/8238GK103077959SQ201110328839
公開日2013年5月1日 申請日期2011年10月26日 優先權日2011年10月26日
發明者楊建倫, 郭敏郎, 廖晉毅, 簡金城, 詹書儼, 吳俊元 申請人:聯華電子股份有限公司