用於對模擬集成電路進行斷電的方法及設備的製作方法

2023-12-02 16:51:01

專利名稱：用於對模擬集成電路進行斷電的方法及設備的製作方法
技術領域：
本發明大體涉及具有數字電路及模擬電路兩者以形成晶片上系統(system on a chip, SOC)的集成電路(IC)。更明確地說，本發明涉及一種用於對晶片上系統中的模擬電 路進行斷電的方法及設備，所述晶片上系統具有雙電源電壓(VddH及VddL)、具有用 於模擬電路節點的保護電路，且使用單柵極氧化物工藝而被製造。
集成電路
集成電路(還被稱為IC、微電路、微晶片、矽晶片或晶片)為小型化電子電路，其 製造於半導體材料的薄襯底的表面中。電子電路可含有例如提供電增益的電晶體的有源 裝置，及例如電阻器、電容器及二極體的無源裝置。
場效應電晶體
被稱為場效應電晶體(FET)的一種類型的電晶體依靠由柵極觸點所提供的電場以 控制形狀且因此控制半導體材料中在源極觸點與漏極觸點之間的溝道的導電性。
金屬氧化物半導體場效應電晶體(MOSFET)為數字電路及模擬電路兩者中的共用 場效應電晶體。金屬氧化物半導體短語參考早期及最新場效應電晶體的物理結構，其中 金屬柵極電極放置於氧化物絕緣體的頂部上，氧化物絕緣體又放置於半導體材料的頂部 上。MOSFET具有n型或p型半導體材料的溝道，且相應地被稱為nMOSFET或 pMOSFET。
MOSFET的柵極材料的主要特性在於其為良好導體。柵極材料的實例包括高度摻雜 的多晶體矽("多晶矽")、金屬(例如，鉭、鎢、氮化鉭及氮化鈦)，及被稱為矽化物的 多晶矽與金屬的摻合材料，每一者具有相關聯優點及缺點。在過去的二十年中，已使用 不為金屬的多晶矽柵極。因此，由於工藝技術可變化，所以短語"MOSFET"中的術語 "金屬"常常為不正確的。金屬柵極曾用於早期MOSFET且現在再次用於以65 nm及更 小工藝來製造半導體。
圖1說明nMOSFET及pMOSFET的示意圖。與MOSFET相關聯的三個可靠性問題 包括時間相依性電介質擊穿(TDDB)、熱載流子注入(HCI)及偏壓溫度不穩定性(BTI)。當MOSFET柵極到端子電壓(Vgs或Vgd)超出由製造工藝所允許的極限時，發生TDDB，從而導致柵極氧化物隨時間而惡化且最終擊穿。
當電子或"空穴"獲得足夠動能以克服勢壘時，在半導體中發生HCI，從而變成"熱載流子"且接著遷移到裝置的不同區域。當開啟MOSFET且其漏極源極電壓(Vds)超出由製造工藝所允許的極限時，通常發生HCI，從而導致漏極源極溝道中的電荷具有足夠能量以注入到柵極電介質中，藉此導致閾值電壓移位且可能最終損壞柵極。
負BTI (NBTI)僅影響pMOSFET，且正BTI (PBTI)僅影響nMOSFET。正電荷在負偏壓及高溫條件下堆積於pMOSFET的溝道接口處(針對nMOSFET為正偏壓)。此隨時間而增加閾值電壓且減小IDsat，從而導致裝置不穩定性及性能降級。
儘管設計較長溝道長度可最小化HCI效應，但半導體製造工藝控制TDDB及NBTI效應，且必須遵循設計準則以確保裝置可靠性。
當對MOSFET進行斷電時，MOSFET可能發生最受應力的條件。在斷電模式中，柵極端子可針對nMOSFET而連接到接地或針對pMOSFET而連接到正電源電壓，而可在其它方向上將其它端子(例如，漏極或源極)強制到不合需要的電壓電平。此條件在電路使用高於半導體工藝極限的電源電壓時尤其成立。
模擬電路及數字電路
集成電路可含有模擬電子電路及/或數字電子電路，且可在同一半導體上組合模擬MOSFET電路與數字MOSFET電路以用於較高集成。經組合的模擬MOSFET電路與數字MOSFET電路可被稱為"晶片上系統"(SOC),且已廣泛地應用於無線通信、移動計算、計算機及消費型電子裝置中。模擬電子電路使用為連續可變信號的模擬信號。數字電子電路使用具有低電壓電平或高電壓電平(分別表示邏輯"0"及邏輯"1")的數位訊號。
例如微處理器的數字電路的發展已提供比任何其它類型的矽基電晶體更快地推進MOSFET技術的動機。
MOSFET的成功的主要原因為數字互補金屬氧化物半導體(CMOS)邏輯的開發，數字CMOS邏輯使用p溝道MOSFET及n溝道MOSFET作為建構塊。CMOS邏輯持續地按比例縮小以實現低成本、高密度、低功率且高速的數字系統。在CMOS邏輯中，nMOSFET集合以下拉網絡形式布置於輸出與較低電壓電源軌道之間(常常被命名為Vss或相當常常為接地)。替代nMOS邏輯柵極的負載電阻器，CMOS邏輯柵極具有在輸出與較高電壓軌道之間以上拉網絡形式的nMOSFET集合(常常被命名為Vdd)。上拉及下拉現指代輸出節點(其恰好在上拉網絡與下拉網絡交叉處)展現分別經由p/nMOS網絡所形成的用於各種輸入的路徑而充電或放電的某內部電容的思想。此電容在存在從Vdd到輸出的直接路徑時充電，且在存在從輸出到接地的直接路徑時放電。數字CMOS電路理想地可能不同時在上拉及下拉相位，否則p/n網絡兩者均將力爭將電容上的電壓保持為Vdd或接地。p型電晶體網絡與n型電晶體網絡互補，使得當n型關閉時，p型開啟，且反之亦然。
MOSFET還廣泛地用於模擬電路。MOSFET的一些優點在於歸因於其正溫度係數，其不會遭受如雙極結型電晶體(BJT)所遭受的熱逸散一般多的熱逸散，且其線性區域允許其用作精密電阻器，精密電阻器可具有比BJT高得多的受控電阻。其還可形成為允許由其製成的運算放大器(叩-amp)呈現為電感器的電容器及特殊化電路，藉此允許所有正常模擬裝置(除了二極體(其可以任何方式被製造得小於MOSFET)以外)完全地建置於MOSFET之外。此允許在矽晶片上在相當較小的空間中製造完整模擬電路。
工程權衡
儘管數字電路可直接受益於按比例縮小裝置的尺寸，但其對於模擬電路來說並不總是成立。當裝置的尺寸針對數字電路而按比例縮小時，數字電路的電源電壓也降低以減少電源需求且確保裝置的可靠性。然而，降低模擬電路的電源電壓會限制模擬電路的動態範圍，其降低模擬電路的性能。提高模擬電路的電源電壓會改進模擬電路的動態範圍以維持模擬電路的性能，但會導致模擬電路消耗更多功率，且可威脅模擬電路的可靠性，尤其在斷電模式中。
先前解決方案
用以克服在SOC中的模擬電路中按比例縮小裝置的尺寸的缺點的一個解決方案為使用雙柵極氧化物工藝來製造集成電路以用於數字電路及模擬電路中的裝置。在雙柵極氧化物工藝中，數字電路使用薄柵極氧化物裝置以允許使用較低電源電壓，且模擬電路使用厚柵極氧化物裝置以允許使用較高電源電壓且提供較高可靠性裝置。此解決方案的缺點在於因為需要額外掩模、處理步驟及時間來製造模擬裝置的薄柵極氧化物，所以以雙柵極氧化物工藝來製造集成電路會比以單氧化物柵極工藝來製造集成電路花費得多。或者，如果將厚柵極氧化物工藝應用於數字電路及模擬電路，則將以針對優於薄柵極工藝的厚柵極氧化物工藝的集成電路的成本而將單厚柵極氧化物工藝用於整個集成電路。在兩種狀況下，額外成本在低成本SOC設計中可能為不可接受的，尤其在SOC中的多數電路為數字且少數電路為模擬時的狀況下。
用以克服在SOC中的模擬電路中按比例縮小裝置的尺寸的缺點的另一解決方案為使用具有單電源電壓(VddH)的斷電電路，如圖2 示。被表示為(例如)常規運算跨導放大器(OTA) 102的模擬電路及被表示為(例如)反相器202的數字電路均使用相同單電源電壓(VddH)，如圖2所示。單電源電壓(VddH)在OTA201及反相器202的可靠性需求內操作。
被表示為圖2以及圖3、圖4及圖6所示的OTA201的模擬電路為常規的。OTA 201包括pMOSFET (MP1-9)及nMOSFET (MN1-10)。 MP2、 4、 6及7的源極端子經電耦合到高電壓電位VddH (例如，2.1V最小值、2.2V標稱值、2.3V最大值)。MN2、 3、4及5的源極端子經電耦合到接地電壓電位Vss (例如，0V)。 OTA201的輸入端子為分別被說明為"in"及"ip"的MN6及MN7的柵極端子。OTA 201的輸出端子為分別被說明為"on"及"op"的MN8及MN9的漏極端子。OTA201的偏壓端子為也經電耦合到MN1的柵極端子的MN1的漏極端子。
被表示為圖2以及圖3、圖4及圖6所示的反相器202的數字電路也為常規的。反相器202適合於接收斷電信號PD，且適合於使斷電信號PD反相為經反相斷電信號PDN。當PD信號為邏輯1或高電壓(例如，高電壓電位VddH)時，經反相斷電信號PDN為邏輯0或低電壓(例如，接地電位Vss)。當PD信號為邏輯0或低電壓(例如，接地電位Vss)時，經反相斷電信號PDN為邏輯1或高電壓(例如，高電壓電位VddH)。
當反相器202接收到如邏輯1或高電壓的斷電信號PD時，OTA201斷電。當反相器202接收到如邏輯0或低電壓的斷電信號PD時，OTA 201不斷電且在正常狀態中操作。
為了對OTA201進行斷電，將表示邏輯1或高電壓的斷電信號PD提供到反相器202以產生表示邏輯0或低電壓的經反相斷電信號PDN。將表示邏輯1或高電壓的斷電信號PD應用到MN 11的柵極端子。將表示邏輯O或低電壓的經反相斷電信號PDN應用到MP10及MP11的柵極端子。在斷電之後，在高電壓電源VddH與接地電壓Vss之間無電流流動。
應用到MP10的柵極端子的邏輯0或低電壓從MP10的漏極端子以及MP1、 MP3、MP5、 MP8及MP9的柵極端子移除邏輯1或高電壓VddH，以分別關閉MP1、 MP3、MP5、 MP8及MP9。應用到MPll的柵極端子的邏輯0或低電壓從MP11的漏極端子以及MP2、 MP4、 MP6及MP7的柵極端子移除邏輯1或高電壓VddH，以分別關閉MP2、MP4、 MP6及MP7。應用到MP11的柵極端子的邏輯1或高電壓VddH在MP11的漏極端子處以及在MN2、 MN3、 MN4及MN5的柵極端子處提供邏輯0或低電壓Vss，以分別關閉MN2、 MN3、 MN4及MN5。
圖2所示的集成電路的一個缺點為與雙柵極氧化物及單柵極氧化物工藝額外相關範圍，如上文所解釋。
用以克服在SOC中的模擬電路中按比例縮小裝置的尺寸的缺點的又一解決方案為使用具有如圖3所示的雙電源設計(VddH及VddL)的如圖2所示的同一斷電電路。低電壓電源VddL(例如，1.2V最小值、1.25V標稱值、1.3 V最大值)表示在維持可接受裝置可靠性時可與薄柵極氧化物工藝一起使用的最低電壓。圖3假設將單薄柵極氧化物工藝用於數字電路及模擬電路兩者以減少成本，且使用高電壓電源VddH以冒超出裝置可靠性極限的風險來維持模擬電路的可接受動態範圍。
圖3所示的集成電路具有若干缺點。第一，MPlO及MPll的柵極端子在正常操作模式中可能不如圖2所允許那樣被拉低到接地，因為其Vgs電壓將與VddH —樣高，Vgs電壓超出薄柵極氧化物工藝的低電壓電源VddL極限。第二，在斷電模式中，節點A及B由MN11強制到高電壓電源VddH，且節點D由MN11強制到接地電位Vss，其導致整個MN2及MN3的柵極漏極端子Vgs上的可靠性問題。第三，當關閉頂部(MP2-9)及底部(MN1-5)偏壓裝置兩者時，節點C及OTA201輸出"op"及"on"為浮動的且可能保持於接近於高電壓電源VddH的電壓，其導致MN8-10及連接到輸出"op"及"on"的任何其它電路的可靠性問題。出於這些原因，圖2所示的傳統斷電方案可能不用於圖3所示的雙電源設計中。
用以克服在集成電路中的模擬電路中按比例縮小裝置的尺寸的缺點的再一解決方案為使用具有如圖4所示的雙電源設計及電壓移位器203的斷電電路。為了在斷電模式中解決與MP10及MP11有關的可靠性問題，電壓電平移位器203將經反相斷電信號PDN移位到較高電壓電平，而非接地電位Vss。為了滿足可靠性需求，將經反相斷電信號PDN的低電平電壓移位到為VddH-VddL (例如，2.2 V-1.25 V=0.95 V)的電壓電平，因此，在斷電模式中MP10及MP11的柵極源極電壓為低電壓VddL，其在半導體製造工藝的可靠性極限內。在正常操作模式期間，經反相斷電信號PDN應為低電壓VddL。因此，在圖4中，需要電壓電平移位器203以將經反相斷電信號PDN的電壓從Vss (低)/VddL(高)移位到VddL (低)/ VddH (高)，其對於設計來說並非不重要的，且可能需要其自已的斷電控制電路。斷電裝置MN11-MN15分別與nMOS偏壓裝置MN1、MN2、MN4、MN6及MN7串聯地連接。斷電裝置MP10 MP14分別與pMOS偏壓裝置MPl-5串聯地連接。在圖4中，在斷電模式中，節點A及B將不被強制到圖3所示的VddH。
圖4所示的集成電路具有若干缺點。第一，需要電壓電平移位器203以產生經反相斷電信號PDN，其消耗功率且對於設計來說並非不重要的，尤其在VddH低於2VddL時的條件下。第二，節點A、 B、 C、 D、 E、 F、 "on"、 "op"及其它內部節點在斷電模式中為浮動的，其可導致可靠性問題。此隱含的原因在於在斷電信號PD變低之後，立即停閉MNll-15裝置。因為PDN及PDN_H必須通過反相器202及電平移位器203(而非僅反相器202)，所以頂部pMOS斷電信號通常相對於底部HMOS斷電信號而延遲。因此，在關閉底部nMOS裝置MNll-15之後，但在觸發頂部斷電信號之前，所有內部節點電壓被強制到VddH,其可對底部nMOS裝置MN2-5導致可靠性問題。即使頂部斷電信號與底部斷電信號在時間上完全匹配(例如，在準確時間被觸發)(此因為內部節點為浮動而對於實施並非不重要的)，內部節點可由於nMOS路徑與pMOS路徑之間的洩漏電流失配而仍然漂移到接地或VddH。
因此，需要一種用於對晶片上系統中的模擬電路進行斷電的方法及設備，所述晶片上系統具有雙電源電壓(例如，VddH及VddL)且使用單薄柵極氧化物工藝而被製造。另外，方法及設備不應使用電壓電平移位器，且不應在內部模擬電路節點處具有浮動電壓。另外，方法及設備應在裝置可靠性極限內操作且應以最小成本被設計及製造。

發明內容
本發明包括一種方法、設備及/或系統。設備可包括數據處理系統，其執行方法；及計算機可讀媒體，其存儲可執行應用程式，應用程式當在數據處理系統上執行時致使數據處理系統執行方法。
根據本發明的一個方面， 一種方法及設備對模擬集成電路進行斷電。斷電電路經電耦合到模擬電路，且適合於響應於接收到斷電信號而對模擬電路進行斷電。節點保護電路經電耦合到模擬電路，且適合於在不通過斷電電路來確定模擬電路中的至少一個預定節點處的電壓電位時響應於接收到斷電信號而向至少一個預定節點提供預定電壓電位。
根據本發明的其它方面，本發明採用方法、設備以及計算機可讀媒體、集成電路及晶片上系統。
本發明的這些及其它方面將從附圖且從以下詳細描述中顯而易見。


以實例而非限制方式在附圖的圖中說明本發明的方面，其中相同參考數字表示對應元件。
圖1說明根據現有技術的nMOSFET及pMOSFET的示意圖。圖2說明根據現有技術的具有具備單電源電壓(VddH)的斷電電路的集成電路。圖3說明根據現有技術的具有具備雙電源電壓(VddH及VddL)的斷電電路的集成電路。
圖4說明根據現有技術的具有具備雙電源電壓(VddH及VddL)的斷電電路及電壓 電平移位器的集成電路。
圖5說明根據本發明的一方面的集成電路的框圖。
圖6說明根據本發明的一方面的如圖5所示的集成電路，所述集成電路具有具備雙 電源電壓(VddH及VddL)的斷電電路及用於模擬電路節點的保護電路的模擬電路。 圖7說明根據本發明的一方面的如圖6所示的用於對模擬電路進行斷電的方法。
具體實施例方式
以下描述及圖式說明本發明且不應被視作限制本發明。描述許多特定細節以提供對 本發明的徹底理解。然而，在某些例子中，不描述眾所周知或常規的細節，以便避免模 糊本發明的描述。對本揭示案中一個實施例或一實施例的參考未必為同一實施例，且此 類參考包括一個或一個以上實施例。
圖5說明根據本發明的一個方面的集成電路(IC) 500的框圖。IC 500包括數字電 路302、模擬電路304、低電壓電源306及高電壓電源308。模擬電路304進一步包括斷 電電路310及節點保護電路312。 IC 500採用單薄柵極氧化物厚度以用於數字電路及模 擬電路兩者中的裝置，如背景技術部分中所描述。
數字電路302及模擬電路304如背景技術部分中所描述。低電壓電源306提供低電 壓VddL，如背景技術部分中所描述。高電壓電源308提供高電壓VddH，如背景技術部 分中所描述。給定半導體製造工藝，在無可靠性問題的情況下，低電壓電源306提供單 一裝置可保持的低電壓VddL。為了保證裝置可靠性，pMOS或pMOS裝置的三個主要 端子之間的電壓差不應超出半導體製造工藝的極限。否則，對裝置或裝置內的溝道的柵 極氧化物可能發生永久損壞。高電壓電源308提供針對模擬電路304所選擇的高電壓 VddH,高電壓VddH可為(例如)半導體製造工藝的極限的兩倍高。然而，半導體製造 工藝的極限的其它倍數或分數可用以確定高電壓VddH。斷電電路310提供用於對IC 500 上的系統中的模擬電路312進行斷電的方法及設備，IC 500具有雙電源電壓(例如，VddH 及VddL)且使用單薄柵極氧化物工藝314而被製造。另外，方法及設備不使用電壓電 平移位器，例如圖4所示的電壓電平移位器。另外，當模擬電路304使用高電源電壓 VddH時，節點保護電路312不允許在內部模擬電路節點處的浮動電壓尤其在裝置處 於最高應力下時的斷電模式中。另外，方法及設備允許在裝置可靠性極限內的操作且以 最小成本被設計及製造。圖6說明如圖5所示的IC 500, IC 500具有具備雙電源電壓(VddH及VddL)的斷 電電路及節點保護電路的模擬電路304。圖6說明高效及有效的斷電技術，其保證模擬 電路304中的裝置的可靠性。
圖6中消除如圖4所示的電壓電平移位器203及MP10-l4。因為斷電電路310僅用 於如圖6所示的使用MN11-15及MP10的nMOS側中，所以對於斷電信號不需要電平 移位器。
另外，圖6中還消除如圖2及圖3所示的MP10及MP11。在圖6中，在具有模擬 電路304的MP1-MP9的pMOS側上未採用斷電電路。
被表示為圖6所示的OTA201以及被表示為圖2、圖3及圖4所示的OTA201的模 擬電路304為常規的。任何類型的模擬電路304可採用本發明的方面。其它類型的模擬 電路包括(但不限於)不同OTA設計、參考偏壓電路、功率放大器、濾波器、模擬到 數字轉換器，及數字到模擬轉換器。 ，
OTA201包括pMOSFET (MPI-9)及nMOSFET (MNl-lO)。偏壓裝置MP2、 MP4、 MP6及MP7的源極端子經電耦合到高電壓電位VddH (例如，2.1V最小值、2.2 V標稱 值、2.3V最大值)。偏壓裝置MN1、 MN2、 MN3、 MN4及MN5的源極端子分別經由斷 電電路MNll、 MN12、 MN13、 MN14及MN15而經電耦合到接地電壓電位Vss (例如， 0V)。 OTA201的輸入端子為分別被說明為"in"及"ip"的MN6及MN7的柵極端子。 OTA201的輸出端子為分別被說明為"on"及"叩"的MN8及MN9的漏極端子。OTA 201的偏壓端子為也經電耦合到MN1的柵極端子的MN1的漏極端子。
被表示為圖6以及圖2、圖3及圖4所示的反相器202的數字電路302也為常規的。 反相器202適合於接收斷電信號PD,且適合於使斷電信號PD反相為經反相斷電信號 PDN。反相器202經電耦合到低電壓電位VddL及接地電位電壓Vss，其中VddL大於 Vss。當PD信號為邏輯1或高電壓(例如，低電壓電位VddL)時，經反相斷電信號PDN 為邏輯0或低電壓(例如，接地電位Vss)。當PD信號為邏輯O或低電壓(例如，接地 電位Vss)時，經反相斷電信號PDN為邏輯1或高電壓(例如，低電壓電位VddL)。
當反相器202接收到如邏輯1或高電壓的斷電信號PD時，OTA201斷電。當反相 器202接收到如邏輯0或低電壓的斷電信號PD時，OTA 201不斷電且在正常模式中操 作。
為了對OTA201進行斷電，將表示邏輯1或高電壓的斷電信號PD提供到反相器202 以產生表示邏輯0或低電壓的經反相斷電信號PDN。將表示邏輯0或低電壓的經反相斷 電信號PDN應用到MN11-15的柵極端子。在斷電之後，在高電壓電源VddH與接地電壓Vss之間無電流流動，藉此關閉OTA201。更明確地說，應用到MN11-15的柵極端子 的邏輯0或低電壓從MN11-15的漏極端子移除邏輯0或接地電壓Vss，以分別停止流過 MNl-5的電流。
在正常操作模式期間，斷電電路MN11-MN15均開啟且MP10-MP13關閉，從而允 許高電壓電源VddH與接地電壓Vss之間的電流流動，藉此開啟OTA201。
為了在斷電模式期間保護其它nMOS裝置，將由MP 10-MP13所表示的節點保護電 路312添加到IC 600。在斷電模式期間，由MP10-MP13所表示的節點保護電路312將 內部節點C、 D、 OP、 ON強制到低電壓電源電平VddL。此有助於保護所有NMOS裝 置及連接到OP及ON的使用此OTA 201的任何其它電路。在斷電模式期間，如節點A 及B的電壓在斷電模式中漂移到高電壓電源電平VddH，高電壓電源電平VddH有效地 關閉所有頂部PMOS偏壓裝置MP1-MP9。在斷電模式期間，邏輯0或低電壓Vss應用 到MP10的柵極端子，其導致將低電壓電源VddL提供到MN1-5的柵極端子。MN2及 MN3中的每一者的漏極柵極電壓Vdg為VddH-VddL且低於可靠性極限。節點E及F被 強制到低於VddL的一個閾值電壓，因此，其自動地保護OTA201中冒風險的所有斷電 裝置。
節點保護電路312可經設計及定位以保護IC設計者所確定的可能具有可靠性風險 的任何節點。通常，有可靠性風險的節點為在特定電路"內部"的那些節點，因為所述 內部節點可能浮動到未確定電壓，且未被拉到例如VddH或Vss的己知電壓。因此，需 要節點保護電路312的節點的位置及數目隨特定模擬電路304的特定設計而變化。與針 對斷電技術的先前己知解決方案相比，用於對模擬電路304進行斷電的方法及設備提供 以下優點。
斷電電路310因為其僅使用低電源且僅在底部riMOS裝置處控制而為高效且靈活 的。不需要電平移位器。所有斷電裝置(MN11-MN15、 MP10-MP13)可為具有最小溝 道長度的裝置，用於七個斷電裝置的額外矽成本最小。只要VddH比VddL低(例如) 兩倍，則VddH可在寬廣範圍內在VddL到兩倍的VddL之間變化。
斷電電路310因為其在斷電模式中將內部節點電壓鎖定到VddL而為可靠的，其解 決如圖4所描述的瞬間可靠性問題，及如圖3及圖4所描述的長期節點電壓漂移問題。
己對IC 500進行了模擬及測試。在正常操作模式中，電路從VddH(例如，2.1 V) 消耗約5 mA，且不從VddL (例如，1.4 V)消耗電流。在觸發斷龜控制信號之後，從 VddH所消耗的電流降低到9.59 nA，且從VddL所消耗的電流降低到5.60 nA。
圖7說明根據本發明的一個方面的如圖6所示的用於對模擬電路312進行斷電的方法。
在方法步驟701處，方法開始。
在方法步驟702處，向模擬電路304提供正常操作信號。當反相器202接收到如邏 輯0或低電壓的斷電信號PD時，經反相斷電信號PDN為邏輯1或高電壓(例如，VddL)。 在此狀況下，OTA201不斷電且在正常模式中操作。在正常操作模式期間，斷電電路310 (MN11-MN15)均開啟且節點保護電路312 (MP10-MP13)關閉，從而允許高電壓電源 VddH與接地電壓Vss之間的電流流動，藉此開啟OTA 201。裝置MN11-MN15均開啟 且裝置MP10-MP13關閉，因為這些裝置中的每一者的柵極端子接收邏輯1或高電壓信 號(例如，VddL)。
在方法步驟703處，向模擬電路304提供斷電信號。為了對OTA201進行斷電，將 表示邏輯1或高電壓的斷電信號PD提供到反相器202以產生表示邏輯0或低電壓的經 反相斷電信號PDN。
在方法步驟704處，從模擬電路304移除接地電位Vss。將表示邏輯O或低電壓的 經反相斷電信號PDN應用到MN11-15的柵極端子以從OTA 201移除電壓接地Vss，借 此關閉OTA201。
在方法步驟705處，向內部模擬電路節點提供電壓電位。為了在斷電模式期間保護 其它nMOS裝置，將由MP10-MP13所表示的節點保護電路312添加到IC 600，如本文 在上文所描述。
在方法步驟706處，方法結束。
替代實施方案
本文所含有的系統、元件及/或過程可以硬體、軟體或兩者的組合來實施，且可包括 一個或一個以上處理器。處理器為裝置及/或用於執行任務的機器可讀指令集合。處理器 可為能夠執行體現過程的一系列指令的任何裝置，包括(但不限於)計算機、微處理器、 控制器、專用集成電路(ASIC)、有限狀態機、數位訊號處理器(DSP)或某一其它機 構。處理器包括硬體、固件及/或軟體的任何組合。處理器通過計算、操縱、分析、修改、 轉換或傳輸信息以供可執行應用程式或程序或信息裝置使用及/或通過將信息路由到輸 出裝置而作用於所存儲及/或所接收信息。
可執行應用程式包含用於(例如)響應於用戶命令或輸入而實施預定功能的機器代 碼或機器可讀指令，預定功能包括(例如)作業系統、軟體應用程式或其它信息處理系 統的功能。
可執行程序為代碼段(即，機器可讀指令)、例行程序 或代碼的其它獨特區段或用於執行一個或一個以上特定過程的可執行應用程式的一部分，且可包括對所接收輸入 參數(或響應於所接收輸入參數)執行操作且提供所得輸出參數。
在各種實施例中，可結合軟體指令而使用硬連線電路來實施本發明。因此，所述技 術不限於硬體電路與軟體的任何特定組合，也不限於用於由數據處理系統所執行的指令 的任何特定源。另外，貫穿此描述，各種功能及操作被描述為由軟體代碼執行或由軟體 代碼引起以簡化描述。然而，所屬領域的技術人員將認識到，由此類表達所意指的是功 能由處理器對代碼的執行而產生。
從此描述將顯而易見，本發明的方面可至少部分地以軟體來實施。即，所述技術可 在計算機系統或其它數據處理系統中響應於其處理器執行機器可讀媒體中所含有的指 令序列而被執行。
機器可讀媒體包括以可由機器(例如，計算機、網絡裝置、個人數字助理、計算機、 數據處理器、製造工具、具有一個或一個以上處理器的集合的任何裝置，等等)存取的 形式來提供(即，存儲及/或傳輸)信息的任何機構。可使用機器可讀媒體來存儲軟體及 數據，軟體及數據在由數據處理系統執行時致使系統執行本發明的各種方法。此可執行 軟體及/或數據的部分可存儲於各種位置中。舉例來說，機器可讀媒體包括可記錄/非可 記錄媒體(例如，只讀存儲器(ROM)、隨機存取存儲器(RAM)、磁碟存儲媒體、光 學存儲媒體、快閃記憶體裝置、非易失性存儲器、高速緩衝存儲器、遠程存儲裝置，等 等)，以及電、光學、聲學或其它形式的傳播信號(例如，載波、紅外信號、數位訊號， 等等)，等等。包括nMOS及pMOS裝置的任何類型的MOS裝置(例如，nMOSFET及 pMOSFET)可分別採用本發明的方面。各種集成電路設計可互換nMOS與pMOS裝置 的使用以實現相同功能及效應。本發明的方面可用於通信系統的任何部分中，通信系統 可包括全球導航衛星系統(GNSS)、蜂窩式系統及/或陸線電話系統。蜂窩式系統可包括 多個蜂窩式基站、移動交換中心及/或位置伺服器，其另外被稱作定位實體(PDE)。
通信系統提供用於移動臺的無線通信，且不限於蜂窩式系統、固定無線系統、PCS 系統或衛星通信系統。通信系統可根據例如CDMA、 TDMA、 FDMA或GSM或其組合 的任何標準或協議而提供多址通信。
移動臺可包括GNSS接收器(例如，GPS接收器)、移動臺(MS)發射器及/或移動 臺接收器。移動臺的其它元件包括(例如)GNSS天線、蜂窩式天線、處理器、用戶接 口、可攜式電源及存儲器裝置。
移動臺還可含有表示任何類型的數據存儲裝置的存儲器裝置，例如，計算機存儲器 裝置或其它有形或計算機可讀存儲媒體。存儲器裝置表示一個或一個以上存儲器裝置，其位於一個或一個以上位置處，且被實施為一種或一種以上技術，此視移動臺的特定實 施方案而定。另外，存儲器裝置可為可由處理器讀取且能夠存儲體現過程的數據及/或一 系列指令的任何裝置。存儲器裝置的實例包括(但不限於)RAM、 ROM、 EPROM、 EEPROM、 PROM、磁碟(硬或軟)、CD-ROM、 DVD、快閃記憶體，等等。
移動臺可含有控制移動臺的操作的處理器。處理器中的其它移動功能表示移動臺的 本文尚未描述的任何或所有其它功能。此類其它移動功能包括(例如)操作移動臺以允 許移動臺進行電話呼叫且傳送數據。
移動臺可含有可攜式電源，其存儲及提供可攜式電能以用於移動臺的電元件。便攜 式電源的實例包括(但不限於)電池及燃料電池。可攜式電源可能為或可能不為可再充 電的。可攜式電源通常具有有限量的所存儲電能，且在某一使用量之後需要被替換或再 生，使得移動臺可繼續操作。
移動臺可為固定的(即，靜止的)及/或移動的(即，可攜式)。移動臺可以包括(但 不限於)以下各項中的一者或一者以上的各種形式來實施個人計算機(PC)、桌上型 計算機、膝上型計算機、工作站、小型計算機、大型計算機、超級計算機、基於網絡的 裝置、數據處理器、個人數字助理(PDA)、智慧卡、蜂窩式電話、尋呼機及手錶。在 前述說明書中，本發明已參考其特定示範性實施例而得以描述。將明了，在不脫離如所 附權利要求書中所闡述的本發明的較廣泛精神及範圍的情況下，可對其進行各種修改。 因此，本說明書及圖式應在說明性意義而非限制性意義上被考慮。
權利要求
1.一種集成電路，其包含低電壓電源，其適合於提供低電壓電位；高電壓電源，其適合於提供高於所述低電壓電位的高電壓電位；接地電壓電源，其適合於提供低於所述低電壓電位的接地電壓電位；數字電路，其經電耦合以接收所述低電壓電位及所述接地電壓電位；模擬電路，其經電耦合以接收所述高電壓電位及所述接地電壓電位；斷電電路，其電耦合到所述模擬電路且適合於響應於接收到斷電信號而對所述模擬電路進行斷電；以及節點保護電路，其電耦合到所述模擬電路且適合於在不通過所述斷電電路來確定所述模擬電路中的至少一個預定節點處的電壓電位時響應於接收到所述斷電信號而向所述至少一個預定節點提供低電壓電位。
2. 根據權利要求l所述的集成電路，其中所述數字電路進一步包含反相器。
3. 根據權利要求l所述的集成電路，其進一步包含反相器，其適合於接收所述斷電信號且適合於使所述斷電信號反相以提供經反相 斷電信號。
4. 根據權利要求3所述的集成電路，其中所述斷電電路或所述節點保護電路響應於所 述斷電信號及所述經反相斷電信號中的一者而操作。
5. 根據權利要求l所述的集成電路，其中所述斷電電路進一步包含至少一個斷電電晶體。
6. 根據權利要求5所述的集成電路，其中所述至少一個斷電電晶體適合於控制所述模 擬電路中所述高電壓電位與所述接地電壓電位之間的至少一個電流路徑中的電流 流動。
7. 根據權利要求5所述的集成電路，其中所述至少一個斷電電晶體進一步包含p型金 屬氧化物半導體場效應電晶體(pMOSFET)。
8. 根據權利要求l所述的集成電路，其中所述節點保護電路進一步包含至少一個電壓保護電晶體。
9. 根據權利要求8所述的集成電路，其中所述至少一個電壓保護電晶體進一步包含n型金屬氧化物半導體場效應電晶體(nMOSFET)。
10. 根據權利要求1所述的集成電路，其中所述數字電路及所述模擬電路進一步包含單薄柵極氧化物厚度。
11. 根據權利要求1所述的集成電路，其中所述高電壓電位具有約兩倍於所述低電壓電 位的所述電壓電位。
12. —種用於對模擬電路進行斷電的設備，所述模擬電路經耦合以接收高電壓電位及接 地電壓電位，所述設備包含斷電電路，其電耦合到所述模擬電路且適合於響應於接收到斷電信號而對所述模 擬電路進行斷電；以及節點保護電路，其電耦合到所述模擬電路且適合於在不通過所述斷電電路來確定 所述模擬電路中的至少一個預定節點處的電壓電位時響應於接收到所述斷電信號 而向所述至少一個預定節點提供預定電壓電位。
13. 根據權利要求12所述的設備，其進一步包含低電壓電源，其適合於提供低電壓電位；高電壓電源，其適合於提供高於所述低電壓電位的所述高電壓電位；以及 接地電壓電源，其適合於提供低於所述低電壓電位的所述接地電壓電位。
14. 根據權利要求12所述的設備，其中所述斷電電路適合於控制所述模擬電路中高電 壓電位與接地電壓電位之間的至少一個電流路徑中的電流流動。
15. 根據權利要求12所述的設備，其中所述高電壓電位具有約兩倍於所述低電壓電位 的所述電壓電位。
16. —種用於對模擬電路進行斷電的方法，其包含接收表示用以對所述模擬電路進行斷電的命令的斷電信號；響應於接收到所述斷電信號而對所述模擬電路進行斷電；以及在不通過對所述模擬電路進行斷電來確定所述模擬電路中的至少一個預定節點處的電壓電位時，響應於接收到所述斷電信號而向所述至少一個預定節點提供預定電壓電位。
17. 根據權利要求16所述的方法，其中所述對所述模擬電路進行斷電進一步包含斷開所述模擬電路中的電流路徑。
18. 根據權利要求n所述的方法，其中斷開所述電流路徑進一步包含從所述模擬電路移除接地電壓電位。
19. 根據權利要求16所述的方法，其中所述預定電壓電位包含低電壓電位，其具有介於高電壓電位與接地電壓電位之間的電位電壓。
20. 根據權利要求19所述的方法，其中所述高電壓電位具有約兩倍於所述低電壓電位 的所述電壓電位。
全文摘要
本發明提供一種對模擬集成電路進行斷電的方法及設備。斷電電路電耦合到所述模擬電路且適合於響應於接收到斷電信號而對所述模擬電路進行斷電。節點保護電路電耦合到所述模擬電路且適合於在不通過所述斷電電路來確定所述模擬電路中的至少一個預定節點處的電壓電位時響應於接收到所述斷電信號而向所述至少一個預定節點提供預定電壓電位。
文檔編號H03K19/00GK101675589SQ200880015084
公開日2010年3月17日 申請日期2008年5月8日 優先權日2007年5月8日
發明者苗國慶 申請人:高通股份有限公司