形成氮化矽層於柵極氧化物膜上的製備方法

2023-12-05 23:36:56

專利名稱：：形成氮化矽層於柵極氧化物膜上的製備方法
技術領域：
：本發明涉及一種半導體元件的製備方法。本發明進一步涉及形成具有柵極結構的半導體元件。本發明特別涉及於在柵極氧化物膜上方形成氮化矽層，該柵極氧化物膜上的氮化矽層屬於半導體元件的柵極結構的一部分。
背景技術：
：在半導體產業中，因產品世代交替的關係而使得半導體元件不斷地小型化，而此一小型化趨勢帶給半導體元件在製造技術上面臨許多挑戰，而其中之一即是關於金屬-氧化物-半導體場效電晶體(Metal-Oxide-SemiconductorFieldEffectTransistor,MOSFET)的柵極氧化物膜。柵極氧化物膜是一層夾在半導體基板和柵極(電晶體)結構間的氧化物層。每當元件的尺寸縮小時，柵極氧化物膜的厚度亦相應地變薄。然而，當厚度縮減到達某一程度時，氧化物膜會因為太薄而無法提供柵極導電材料與位於其下方的半導體基板足夠的電氣絕緣。再者，較薄的柵極氧化物膜易於讓注入的摻雜離子擴散到柵極氧化物層之中。這些都是導致電晶體，甚至整個元件效能問題的因素。氮化工藝(一種柵極氧化物層上具有一氮化矽層的柵極絕緣層的工藝)為處理上述的效能問題而發展出來的技術。相較於具有相同厚度但沒有氮化矽頂層的柵極氧化物層，具有薄氮化矽頂層的柵極氧化物層具有較大的電氣絕緣能力。此外，氮化矽頂層亦具有阻止摻雜離子擴散到柵極氧化物層的能力。去耦合等離子體氮化(DecoupledPlasmaNitridation，DPN)工藝是氮化工藝之一。利用DPN工藝所形成的氮化物層可作為摻雜離子的阻障，因此在離子注入後的熱處理步驟中，氮化物層將阻擋摻雜劑擴散至柵極絕緣層的柵極氧化物層主體中。此一氮化物層亦可保持柵極絕緣層的電氣絕緣特性以及防止電性效能的問題。故，當工藝技術推進到60納米以下技術門檻之際，DPN工藝已成為製作半導體元件不可或缺的工藝技術。氮化工藝(例如DPN工藝)可以運用在製作表面P型溝道金屬-氧化物-半導體場效電晶體(SurfaceP-channelMOSFET)。在表面P型溝道MOSFET元件上形成p+多晶矽柵極結構時，硼為普遍使用的摻雜劑。在p+多晶矽柵極結構的柵極氧化物膜上方進行DPN工藝，其結果為形成一柵極絕緣層，而此一結果有助於阻擋摻雜劑擴散至柵極絕緣層的柵極氧化物層主體中。位於導電材料下的柵極絕緣層，當施以DPN工藝會增加柵極絕緣層和導電材料間的界面電荷，其中導電材料位於柵極絕緣層上。通常，導電材料為一多晶矽層。DPN工藝也可能影響其元件的平帶電壓，以及造成負偏壓溫度不穩定性(NegativeBiasTemperatureInstability,NBTI)的劣化。若上述這些問題混雜發生時，DPN工藝的結果將很難被修護。這是因為移除氮化物層再重新形成具一定氮含量的氮化物層等步驟，很難不對其下方的柵極絕緣層或其它結構不造成永久性的破壞。因此，經歷不完全或不正確DPN工藝的晶片很可能會被當成廢片而報廢。若該晶片仍繼續後續的完整工藝，則將會生產出功能不足或喪失作用的元件。在氮化工藝之後及下一個工藝(通常是多晶矽沉積)之前，安插一退火工藝可以處理例如平帶電壓變動和負偏壓溫度不穩定性劣化等問題。氮化後退火(PostNitridationAnneal,PNA)工藝可降低柵極絕緣層的柵極氧化物層中介穩態(metastable)的矽-氧化學鍵結，並因此改善其對硼穿透的阻抗能力。在退火工藝中將晶片曝露於氮氣(N2)是業界一種常見的PNA工藝方法。使用DPN工藝會產生的另一個問題是在DPN工藝完成後，氮含量會隨時間而衰減(decay)。柵極絕緣層上形成的氮化矽層的氮濃度會隨時間的增加而降低，而此一情形會直接影響柵極結構的臨界電壓(ThresholdVoltage,Vt)。PNA工藝有助於解決這個問題。但是，即使已經進行以氮氣為基礎的PNA工藝，在DPN工藝結束後約4小時，仍會有氮含量衰減損失(0.5%)。這樣的損失量會弱化矽-氮鍵結，並因此減低注入的硼穿透至柵極絕緣層的柵極氧化物層的保護能力。此一保護能力的減低造成P型溝道金屬-氧化物-半導體(P-channelMetalOxideSemiconductor,PMOS)元件的Vt亦跟著變動大約15-25mV。因此，在生產線上，在DPN工藝結束之後及下一個工藝(多晶矽沉積)開始之前，最好維持一嚴格控管的等待時間。一旦多晶矽沉積之後，柵極絕緣層的氮化矽層的氮百分比衰減現象將不再發生。因此，PNA工藝應該在這個等待時間窗口內進行，以避免不必要的氮含量衰減。可是，在製造上要讓PNA工藝在4小時的等待時間窗口內完成是困難的，尤其是當使用爐管機臺進行多晶矽沉積時。相較多晶矽沉積，DPN工藝通常具有較低的每小時晶片產出量。例如，一個DPN工藝每小時可提供約20.4片的晶片產出量，而多晶矽沉積工藝一次可處理4批，每批25片晶片。亦即，必須有100片晶片自DPN設備移出、完成PNA工藝，並在4小時內準備好以進行多晶矽沉積工藝。針對僅用氮氣的PNA工藝，已有數種替代方法被開發出來。例如，Zhong等人的美國專利公開案第2003/0170956號揭示在退火工藝中使用N2:02比為4:1的混合氣體。然而，此一工藝是在爐管型設備內進行，因此無法與DPN工藝在原位(insitu)進行，其原因為DPN工藝是一種在退火工藝之前於反應室型設備中進行的工藝。甚且，在短的等待時間內要在兩套分開設備中完成兩個連續工藝，在時間控制上是相當不利的。例如，兩套設備會佔據大面積的廠房空間且彼此不相鄰。此外，半導體設備通常會在進行新的一批工藝處理前，先做處理前的暫存(internalbuffer)。再者，Zhong等人所揭示使用N2:O2的工藝需要進行60至150分鐘，此一缺點對等待時間的控制形成更難的挑戰。僅用氧化亞氮(N20)的PNA工藝也已經被測試過，且與僅用N2的PNA工藝相比較，證實僅用N20的PNA工藝具有較低的氮含量衰減率。然而，僅用N20的PNA工藝所處理的氮化矽層具有的起始含氮含量百分比大約只有僅用N2的PNA工藝處理者的一半。僅用N20的PNA工藝與僅用N2的PNA工藝均可減少介面電荷至一定程度。然而，僅用N20的PNA工藝處理者的平帶電壓的變動較為顯著，而此一結果對半導體元件的性能則有明顯的影響。因此，僅用N2的PNA工藝和僅用N20的PNA工藝均無法解決上述已知技藝的問題。
發明內容為了解決上述已知技藝的問題，本發明揭示形成氮化矽層於柵極氧化物膜上方的製備方法的一實施範例，其為半導體元件的柵極結構的一部分，而該實施範例包含進行氮化工藝以形成氮化矽層一半導體基板的柵極氧化物7膜上、在退火室中加熱該半導體基板、施以兩階段的退火動作。其一在該退火室內將該半導體基板曝露於氮氣(N2)中、再於該退火室內將該半導體基板曝露於氮氣(N2)與氧化亞氮(N20)的混合氣體中。本發明揭示半導體元件中多晶矽層與柵極絕緣層間的界面電荷的降低方法的一實施範例包含進行去耦合等離子體氮化工藝以形成氮化矽層於一半導體基板的柵極氧化物膜上、在退火室中加熱該半導體基板、施以兩階段的退火動作。其一在該退火室內將該半導體基板至曝露於氮氣(N2)中、再於該退火室內將該半導體基板曝露於氮氣(N2)與氧化亞氮(N20)的混合氣體中、沉積多晶矽於該柵極氧化物膜上方的氮化矽層上。本發明的發明人發現使用如本案所揭示的兩階段PNA工藝，即在第一階段曝露該半導體基板於氮氣(N2)中，並在第二階段曝露該半導體基板於氮氣(N2)與氧化亞氮(N20)的混合氣體中，可克服上述所檢討的問題。例如，本發明揭示的方法可降低平帶電壓的變動，減緩負偏壓溫度不穩定性，或將柵極結構的臨界電壓的減少降至最低。本發明揭示的方法亦可降低DPN工藝完成後的氮濃度衰減，亦即降低柵極絕緣層中的氮化矽層的氮濃度衰減率。最後，本發明揭示的方法更可提高用於半導體元件中形成p+多晶矽結構的摻雜劑(例如硼)的穿透阻抗能力。圖1顯示本發明一實施範例(不同PNA工藝條件下)的氮百分比曲線圖2顯示本發明一實施範例(不同PNA工藝條件時)的界面電荷柱狀圖3顯示本發明一實施範例(具有與圖2相同PNA工藝條件下)的平帶電壓變動柱狀圖4顯示本發明一實施範例(DPN和PNA在不同工藝條件下)的硼穿透數據；圖5顯示本發明一實施範例(不同PNA工藝條件下)的氮百分比衰減圖；及圖6和圖7顯示本發明一實施範例(在不同後氮化退火條件下)的待命電流對臨界電壓的散布圖。具體實施例方式本發明的實施範例將在此節予以敘述。此節的敘述及實施範例不應用以局限本發明的範圍。本節在此揭示的形成氮化矽層於柵極氧化物膜上方的製備方法，該柵極氧化物膜上方的氮化矽層為半導體元件的柵;t及結構的一部分，該工藝方法包含進行氮化工藝以形成薄氮化矽層於半導體基板的柵極氧化物膜上、在退火室中加熱該半導體基板、施以兩階段的退火動作。其一在該退火室內將該半導體基板曝露於氮氣(N2)中、再於該退火室內將該半導體基板曝露於氮氣(N2)與氧化亞氮(N20)的混合氣體中。該4冊4及氧化物膜的厚度可為15-40埃。該柵極氧化物膜的一實施範例的厚度為22埃。該氮化工藝可為例如去耦合等離子體氮化(DPN)工藝。其它氮化工藝亦可用來製備柵極絕緣層的氮化矽層。這些工藝可包含反應室型工藝，其中晶片在該反應室內曝露於含氮氣體中。這些工藝可使用或不使用等離子體。形成在柵極氧化物膜上方的氮化矽層的厚度可為10-20埃。該氮化矽層的一實施範例的厚度為13埃。根據至少一個實施範例，緊接在形成氮化>圭層後的退火工藝中，半導體基板以兩個分開步驟分別曝露於N2與N2和N20的混合氣體中。在退火反應室中，預定體積的N2會在預定工藝時間內導入。在下一個步驟中，N2和N20的混合氣體也在預定工藝時間內導入反應室中。在一實施範例中，N2的導入時間為20秒(20"),而N2和N20的混合氣體的導入時間為10秒(10")。然而，相較於僅用N2(Nitrogen-only)的氮化後退火工藝(PNA)工藝，使用N2/N20混合氣體的PNA工藝會導致在柵極絕緣層的起始氮百分比較低。圖1顯示不同PNA工藝條件下的氮百分比曲線圖。特而言之，圖l顯示柵極絕緣層中氮化矽層的氮百分比曲線隨著等待時間的變化情形，其中等待時間為氮化工藝和下一個工藝(可為多晶矽沉積工藝)之間的時間。氮化矽層的氮濃度為縱座標，其以百分比表示；等待時間為橫座標，其以小時為單位。圖中顯示三種N2/N20混合組合的PNA工藝以及一種僅用N2的PNA工藝的結果。圖1顯示僅用N2的PNA工藝較其它任一者均有較高的起始氮濃度，而其結果與前述已知技藝相符。舉例而言，先導入20秒(20")的N2，再導入10秒(10")的N2/N20的工藝方法，其起始氮含量百分比就較僅用N2的工藝方法少2%。對柵極絕緣層內的氮化矽層而言，具有4交高的起始氮濃度可使其在應付氮含量衰減上具有優選的效果。然而，相較〗又用N2的PNA工藝，使用N2和N20混合氣體的PNA工藝會導致氮化矽層具有較低的起始氮含量百分比。本案發明人發現調整PNA工藝前的DPN工藝，可使氮化矽層具有的起始氮含量百分比就如同僅用N2的PNA工藝一樣。例如，調整DPN工藝的一實施範例增加DPN工藝時間10秒(10")。調整DPN工藝的另一實施範例維持一樣的時間，但增加DPN工藝的射頻功率(R.F.power)的設定值為150瓦。圖1亦顯示導入N2/N2O混合氣體30秒(30")，在不導入僅用N2氣體的實施範例，此一實施範例所得的氮化矽層具有的起始氮含量百分比為最低。故，從圖1的結果可顯示將僅用N2氣體步驟併入PNA工藝中的重要性。如同後文即將深入探討者，本案發明人發現上述部分工藝方法的效果若在一既定標的(如氮化矽膜的起始氮百分比)上做比較時，兩階段PNA工藝(第一階段為僅用N2，第二階段使用N2/N20混合氣體)會較其它的工藝方法展現出整體上優選的結果。在至少一實施範例中，N2和N20混合比為10:1。退火溫度可i殳在例如900。C到1050°C的範圍內，而壓力可設在例如5至300託爾(Torr)之間。在至少一實施範例中，退火溫度可為950。C，而壓力可為5託爾。在本發明揭示的至少一實施範例中，氮化工藝與退火工藝(在氮化工藝後進行)在原位(insitu)機臺的連續兩個反應室中進行。這樣可以節省將半導體晶片從只能進行氮化工藝的設備傳送到只能進行退火工藝的設備的傳送間隔時間。因此，原位機臺退火可提高產量，並滿足在氮化工藝後與下一個工藝(如多晶矽沉積)間的等待時間的限制。本發明的另一優點為晶片在氮化工藝與退火工藝間不會曝露在空氣中，且原位機臺退火可預防氮化矽層在氮化工藝與退火工藝之間發生氮百分比的衰減情形。在本發明揭示的至少一實施範例中，上述工藝是在一表面P型溝道MOSFET(SurfaceP-channelMOSFET)上製作4冊極結構的工藝。此一工藝亦可用於製作表面N型溝道MOSFET(SurfaceN-channdMOSFET)，或者P型溝道或N型溝道的埋入式柵極結構(Buried-GateStructure)。用於一表面P型溝道MOSFET中形成柵極結構的氮化工藝可為DPN工藝，而其它氮化工藝亦可用於形成該氮化矽層。形成的柵才及結構可為例如p+多晶矽柵極結構。本發明在此揭示的工藝同樣地亦能降低半導體元件中多晶矽層和柵極絕緣層間的界面電荷，其包含進行一DPN工藝以形成一氮化矽層於一半導體基板上的一柵極氧化物膜上、在一退火室中加熱該半導體基板、施以兩階段的退火動作。其一在該退火室內將該半導體基板曝露於N2中、再於該退火室內將該半導體基板曝露於N2與N20的混合氣體中、沉積多晶矽於該柵極氧化物膜上方的氮化矽層上。圖2顯示不同PNA工藝條件下的界面電荷的柱狀圖。如上文所述，所謂的界面電荷指的是柵極絕緣層與導電材料(在柵極絕緣層上方)間的電荷。圖2的縱座標為界面電荷(Dit),其單位為電子-伏特(1012/cm2.eV)。橫座標為各PNA工藝條件，其中包含使用三種N2/N20混合氣體的PNA工藝以及僅用N2和僅用N20的PNA工藝。圖中亦顯示未進行DPN工藝的柵極氧化物所具有的界面電荷(標示為，，ISSGOX40A"，做為比較)，其柵極氧化物因未進行DPN工藝，因此不具有氮化矽層。從圖2可看出，一階段導入僅用N2和第二階段導入N2與N20混合氣體的兩階段PNA工藝，以及導入僅用N2的PNA工藝兩者間所具備的界面電荷相當。然而，在提供較低的界面電荷方面，兩階段PNA工藝較僅用N2的PNA工藝更具優勢。從前文可知，DPN工藝會增加界面電荷。因此，未進行DPN的柵極氧化物(標示為"ISSGOX40A")具有最低的界面電荷。如前文所述，本發明所揭示的工藝可降^^半導體元件的平帶電壓變動。圖3顯示與圖2相同PNA工藝條件下的平帶電壓變動的柱狀圖。平帶電壓(單位為伏特)為縱座標，各PNA工藝條件標示於橫座標。從圖3中可得知，就如界面電荷的結果一樣，第一階段導入僅用N2和第二階段導入N2與N20混合氣體的兩階段PNA工藝較僅導入N2或N20其中之一者的PNA工藝具有較低的平帶電壓。在另一實施範例中，本發明所揭示的工藝能加強半導體元件中的柵極絕緣層對摻雜劑穿透的阻抗能力。在至少一實施範例中，該摻雜劑可為硼。進行N2/N20的PNA工藝後可加強硼穿透阻抗的原因，在於柵極絕緣層的氮化矽層(氮化工藝中所形成)被PNA工藝強化的緣故，且強化後的氮化矽層較僅由Ns或N20所形成者具有較大的密度。圖4顯示本發明一實施範例的DPN工藝和PNA工藝在不同工藝條件下的硼穿透數據。以"DPN"為首且以百分比顯示的直行，其值為在PNA工藝後氮化矽層中的含氮含量百分比。以"PNA"為首的直行，其行中顯示PNA工藝中所使用的氣體(N2或N20)。標示為"POR(skip)"的兩4黃列，該標示指未進4亍DPN或PNA工藝且未接受硼注入。該兩列"POR(skip)"主要提供比較的用。4種型態電容的電容值(其單位為飛法拉/微米，ff/pm)顯示於表中，而該些電容分別為CA—OL_PD(P型場效電晶體柵極/漏極交疊電容，PFETGate/DrainOverlapCapacitor)、CA—OL—PDK(P型場效電晶體厚氧化物柵極/漏極交疊電容，PFETThickGateOxide/DrainOverlapCapacitor)、CA_OL—ND(N型場效電晶體柵極/漏極交疊電容，NFETGate/DrainOverlapCapacitor)以及CA—OL_NDK(N型場效電晶體厚氧化物柵極/漏極交疊電容，NPETThickGateOxide/DrainOverlapCapacitor)等。電容值與硼穿透範圍有關，即硼穿透程度越大，產生的電容值越高。相較於使用16%N2的PNA工藝，圖4顯示使用16%N20的PNA工藝會產生優選的硼穿透阻抗，亦即較低的電容值。數值16%意指在PNA工藝後氮化矽膜的含氮百分比。同樣地，使用N20的PNA工藝在氮化矽膜中亦可達到相同的氮百分比，可是卻具有較使用16。/。N2的PNA工藝(僅以N2替代N20)為佳的硼穿透阻抗。這些結果顯示在PNA工藝中使用NzO的好處。再者，相較於"POR(skip)"這組(未進行硼注入)，使用16。/。N20的PNA工藝具有與其相當的電容值。故，相較於其它PNA工藝，對PFET和NFET兩厚氧化物柵極/漏極交疊電容而言，使用16。/。N20的PNA工藝可提供最佳的硼穿透阻抗(即最低電容)。在另一實施範例中，本發明所揭示的工藝可延長半導體元件中柵極絕緣層的氮含量百分比衰減時間。圖5顯示不同PNA工藝條件下的氮含量百分比衰減圖。氮含量百分比劑量衰減表示柵極絕緣層的氮化矽層中的氮含量濃度減少百分比。縱座標以百分比方式表示柵極絕緣層的氮化矽層中的氮損失劑量，而橫座標以小時為單位表示氮化工藝與下一個工藝(例如多晶矽沉積)間的等待時間。圖5為N2和N20的3種混合組合，以及僅用N2的PNA工藝的結果。圖5顯示N2/N20與PNA的組合中有2種在氮含量濃度減少超過0.5%之前，其等待時間可以延長超過12小時。此外，本發明揭示的工藝可減緩半導體元件的負偏壓溫度不穩定性及/或將半導體元件的臨界電壓(ThresholdVoltage)的減少降至最低。圖6和圖7顯示在不同氮化後-退火條件下的待命電流(StandbyCurrent;IDS)對臨界電壓(VTS)的散布圖。待命電流(單位為孩i安培/微米)標示在縱座標上，而臨界電壓(單位為毫伏特)則標示於^f黃座標。圖6為NMOS元件的數據，而圖7為PMOS元件的數據。圖6和圖7均顯示，由於採用DPN工藝，使用N20的PNA工藝方法製成的氮化矽層具有16%氮含量百分比。在圖6和圖7兩圖中，其它5個僅用N2的PNA工藝的氮含量百分比為14-22%，此外，不同的DPN工藝條件亦被使用以達到14-22%氮含量百分比。在圖6和圖7兩個實施範例中，相較於其它工藝方法(僅用N2)，使用N20的PNA工藝可明顯降低臨界電壓，且在DPN工藝後具有22%的氮百分比。這些結果顯示在PNA工藝中使用N20在某種程度上有助於降低臨界電壓。本發明的技術內容及技術特點已揭示如上，然而本發明所屬
技術領域：
中普通技術人員仍可能基於本發明的教示及揭示而作種種不背離本發明精神的替換及修^飾。因此，本發明的保護範圍應不限於實施範例所揭示者，而應包括各種不背離本發明的替換及修飾，並為以下的權利要求所涵蓋。權利要求1、一種形成氮化矽層於柵極氧化物膜上的製備方法，所述柵極氧化物膜上的氮化矽層為半導體元件的柵極結構的一部分，所述製備方法包含下列步驟進行氮化工藝以形成氮化矽層於半導體基板的柵極氧化物膜上；在退火室中加熱所述半導體基板；在所述退火室內將所述半導體基板曝露於氮氣中；以及在所述退火室內將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中。2、根據權利要求1的製備方法，其中形成所述氮化矽層的氮化工藝為去耦合等離子體氮化工藝。3、根據權利要求1的製備方法，其中將所述半導體基板曝露於氮氣中的步驟與將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中的步驟為兩階段的步驟。4、根據權利要求1的製備方法，其中將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中的步驟包含提供氮氣:氧化亞氮為10:1的混合氣體。5、根據權利要求1的製備方法，其中加熱所述半導體基板的步驟包含加熱所述半導體基板至介於900。C至1050°C的退火溫度範圍以及提供5至300託爾間的壓力於所述退火室。6、根據權利要求1的製備方法，其中所述加熱所述半導體基板的步驟在氮化工藝後與反應室工藝原位進行。7、根據權利要求1的製備方法，其中形成的半導體元件為表面P型溝道金屬-氧化物-半導體場效電晶體。8、根據權利要求7的方法，其中形成的柵極結構為p+多晶矽柵極結構。9、一種界面電荷的降低方法，所述界面電荷位於半導體元件的多晶矽層與柵極絕緣層間，所述降低方法包含下列步驟進行去耦合等離子體氮化工藝以形成氮化矽層於半導體基板的柵極氧化物膜上；在退火室中加熱所述半導體基板；在所述退火室內將所述半導體基板曝露於氮氣中；在所述退火室內將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中；以及沉積多晶矽於所述柵極氧化物膜上方的所述氮化矽層上；其中所述界面電荷不大於2.4x1012/cm2'eV。10、一種摻雜劑穿透阻抗的強化方法，其用於權利要求1所製備的柵極結構，所述強化方法包含下列步驟進行去耦合等離子體氮化工藝以形成氮化矽層於半導體基板的柵極氧化物膜上方；在退火室中加熱所述半導體基板；在所述退火室內將所述半導體基板曝露於氮氣中；以及在所述退火室內將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中。11、根據權利要求10的強化方法，其中所述摻雜劑為硼或N及P型的摻雜元素。12、一種氮濃度衰減時間的延長方法，其用於權利要求1所製備的柵極結構，氮濃度衰減時間指氮化矽層的氮濃度降低0.5%的時間，所述延長方法包含下列步驟進行去耦合等離子體氮化工藝以形成氮化矽層於半導體基板的柵極氧化物膜的上方；在退火室中加熱所述半導體基板；在所述退火室內將所述半導體基板曝露於氮氣中；在所述退火室內將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中；以及沉積多晶矽於所述柵極氧化物膜上方的所述氮化矽層上；其中所述氮濃度衰減時間大於4小時。13、根據權利要求12的延長方法，其中在完成去所述耦合等離子體氮化工藝與所述沉積步驟間的等待時間可延長達12小時。14、一種半導體元件的平帶電壓變動的降低方法，包含下列步驟進行一去耦合等離子體氮化工藝以形成氮化矽層於半導體基板的柵極氧化物膜上方；在退火室中加熱所述半導體基板；在所述退火室內將所述半導體基板曝露於氮氣中；以及在所述退火室內將所述半導體基板曝露於氮氣與氧化亞氮的混合氣體中；其中所述平帶電壓的變動小於-0.4V。全文摘要本發明披露形成氮化矽層於柵極氧化物膜上的製備方法。該柵極氧化物膜上的氮化矽層為半導體元件的柵極結構的一部分，該製備方法包含進行氮化工藝以形成氮化矽層於半導體基板的一柵極氧化物膜上，再於退火室內加熱該半導體基板，施以兩階段的退火動作。其一，在該退火室內將該半導體基板曝露於氮氣(N2)中，再於該退火室內將該半導體基板曝露於氮氣(N2)與氧化物亞氮(N2O)的混合氣體中。文檔編號H01L21/336GK101577225SQ20081013113公開日2009年11月11日申請日期2008年7月30日優先權日2008年5月9日發明者巫政達,莊達淯,林儷涵,陳彥達申請人:茂德科技股份有限公司