高電壓金屬介電質半導體電晶體的製作方法

2023-12-06 16:58:46 3

專利名稱：高電壓金屬介電質半導體電晶體的製作方法
技術領域：
本發明有關於高電壓元件，且特別有關於高電壓金屬介電質半導體電晶體。
背景技術：
高電壓金屬介電質半導體(metal-dielectric-semiconductor)元件是用於高 電壓下的元件。高電壓可為但並不限於高於提供給輸入輸出(Input/Output，以下簡稱 為10)電路電壓的電壓。高電壓金屬介電質半導體元件可運行為開關(switch)並廣 泛應用於音頻輸出驅動器(audio output driver)、中央處理單元電源供應(central process unit power supply)、電源管理系統(power management system)、交流 / 直 、流轉換器(alternating current/direct current converter)、液晶顯示器(liquid crystal display)或等離子體電視驅動器 (plasma television driver) 汽車電子配件(automobile electronic component)、個人電腦周邊元件(personal computer peripheral device)、小型數字消費者馬達控制器(small digital consumer motor controller)以及其他消費者電子元件。圖1是根據現有技術的高電壓N型金屬介電質半導體元件101的剖面圖 (cross-sectional view)。如圖1所示，高電壓N型金屬介電質半導體元件101包括位 於P型襯底100的一個區域之上的柵極210、形成於P型襯底100之內的深N阱(De印N Well) 110、形成於P型襯底100之內、鄰近於柵極210的第一邊沿210a且以第一濃度的N 型摻雜物摻雜的N阱(N Well，以下簡稱為NW) 120以及以第一濃度的P型摻雜物摻雜、位於 柵極210的一部分之下且鄰近於NW 120的通道區130。淺溝槽隔離(Shallow Trench Isolation，以下簡稱為STI)區160形成於NW120 的第一部分之內。N+接點區150鄰近於NW 120的第二部分遠離(distal)柵極210的第一 邊沿210a。N型源極區155包括N+區155a和N型輕摻雜區155b。N型輕摻雜區155b形 成於P阱(P Well，以下簡稱為PW) 140之內、鄰近於柵極210的與第一邊沿210a相對的第 二邊沿210b。N+接點區150形成於STI區160與STI區162之間。N+接點區150未與柵極210 自我對準(self-aligned)，而是與柵極210分開距離D。以上描述的高電壓N型金屬介電質 半導體元件101利用STI區160以降低漏極電壓並形成高漏極保持電壓(drain sustained voltage)。此外，以上描述的高電壓N型金屬介電質半導體元件101使用阱植入以形成漏極 終端(terminal)。因為偏移的STI區，以上描述的高電壓N型金屬介電質半導體元件101 佔據大的晶片表面面積。進一步，這種元件的驅動電流不足(insufficient)。業界希望能提供基於較小偏壓元件(例如2. 5V或2. 5V以下元件)工藝獲得的 在漏極終端保持較高偏壓(例如至少5V)的高電壓金屬介電質半導體元件。業界還希 望提供基於較小偏壓元件工藝的高電壓金屬介電質半導體元件，所述高電壓金屬介電質 半導體元件相容(compatible)於互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，以下簡稱為CMOS)工藝且佔用相對較小晶片實際面積(real estate)。業界還希望提供基於較小偏壓元件工藝的具有增加驅動電流的高電壓金屬介電質半導體元 件
發明內容

有鑑於此，本發明特提供高電壓金屬介電質半導體電晶體。在本發明的一個實施方式中，提供一種高電壓金屬介電質半導體電晶體，包括半 導體襯底；溝槽隔離區，位於半導體襯底之內，用以環繞有源區；柵極，位於有源區之上；具 有第一導電類型的漏極摻雜區，位於有源區之內；具有第一導電類型的源極摻雜區，位於具 有第二導電類型的第一阱之內，其中第一阱位於有源區之內；以及具有第一導電類型的源 極輕摻雜區，位於柵極與源極摻雜區之間；其中，在柵極與漏極摻雜區之間無隔離區形成。在本發明的另一個實施方式中，提供一種高電壓金屬介電質半導體電晶體，包括 半導體襯底；溝槽隔離區，位於半導體襯底之內，用以環繞有源區；柵極，位於有源區之上； 具有第一導電類型的漏極摻雜區，位於半導體襯底的基體部分之內；其中，半導體襯底具有 第二導電類型；具有第一導電類型的漏極輕摻雜區，位於柵極與漏極摻雜區之間的半導體 襯底的基體部分之內；具有第一導電類型的源極摻雜區，位於具有第二導電類型的阱之內； 以及具有第一導電類型的源極輕摻雜區，位於柵極與源極摻雜區之間；其中，在柵極與漏極 摻雜區之間無隔離區形成。在本發明的又一個實施方式中，提供一種高電壓金屬介電質半導體電晶體，包括 半導體襯底；溝槽隔離區，位於半導體襯底之內，用以環繞有源區；柵極，位於有源區之上； 具有第一導電類型的漏極摻雜區，位於具有第一導電類型第一阱之內，其中，在第一阱之內 無隔離區形成，且半導體襯底具有第二導電類型；具有第一導電類型的源極摻雜區，位於具 有第二導電類型的第二阱之內；以及具有第一導電類型的源極輕摻雜區，位於柵極與源極 摻雜區之間。本發明通過所提供的高電壓金屬介電質半導體電晶體，改善介電質擊穿時間 (Time Dependent Dielectric Breakdown，以下簡稱為TDDB)特性及降低熱載流子注入 (Hot Carrier Injection，以下簡稱為HCI)效應，省略STI區可增加驅動電流並節約晶片 面積。


圖1是根據現有技術的高電壓N型金屬介電質半導體元件的剖面圖。圖2是符合本發明的一個實施方式的改進型高電壓N型金屬介電質半導體電晶體 的結構的範例布局的示意圖。圖3是如圖2所示的高電壓N型金屬介電質半導體電晶體沿著直線1-1』的剖面 圖。圖4是符合本發明另一個實施方式的高電壓N型金屬介電質半導體電晶體結構的 剖面圖。圖5是符合本發明又一個實施方式的高電壓N型金屬介電質半導體電晶體的結構 的剖面圖。圖6是圖5所示的高電壓N型金屬介電質半導體電晶體的結構的一個變體的示意圖。圖7是符合本發明又一個實施方式的高電壓N型金屬介電質半導體電晶體的結構 的剖面圖。圖8是圖7所示的高電壓N型金屬介電質半導體電晶體結構的一個變體的示意 圖。
具體實施方式

為使本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施 方式，並配合附圖，作詳細說明如下。應注意，以下所述實施方式僅用以例示本發明的目的， 其並非本發明的限制。本發明的權利範圍應以權利要求為準。下文詳細描述根據本發明的高電壓金屬介電質半導體電晶體的範例結構 (structure) 0範例高電壓金屬介電質半導體電晶體結構是以高電壓N型金屬介電質半導 體電晶體為例描述，但本領域的技術人員應可理解，通過反轉(reversing)導電性摻雜物 的極性，也可製造高電壓P型金屬介電質半導體電晶體。圖2是符合本發明的一個實施方式的改進型高電壓N型金屬介電質半導體電晶體 1的結構的範例布局(layout)的示意圖。圖3是如圖2所示的高電壓N型金屬介電質半導 體電晶體1沿著直線1-1』的剖面圖。如圖2與圖3所示，高電壓N型金屬介電質半導體晶 體管1形成於有源區(active area) 18或氧化物界定(Oxide Defined,以下簡稱為0D)區 之內。有源區18被STI區16環繞。應可理解，STI區16是溝槽隔離區的一個實施方式。 有源區18位於半導體襯底之內，半導體襯底例如為P型襯底10。高電壓N型金屬介電質半 導體電晶體1包括位於有源區18之上的柵極21。柵極21可包括多晶矽(polysilicon)、 金屬或矽化物(silicide)。N+漏極摻雜區12被設置於有源區18之內，柵極21的一側。根據本實施方式，N+ 漏極摻雜區12可形成於NW 120a之內。N型輕摻雜漏極(N type Lightly Doped Drain, 以下簡稱為NLDD) 14可被配置於柵極21與N+漏極摻雜區12之間。NLDD 14可橫向延伸至 側壁間隔區(sidewall spacer) 22a之下。側壁間隔區22a可形成於柵極21的側壁之上。 NW 120a包括位於柵極21之下的阱區120b。在一些實施方式中，阱區120b可位於柵極21 的正下方。本發明的一個特性(feature)是在柵極21與N+漏極摻雜區12之間無STI結 構形成。省略STI區可有助於增加驅動電流(driving current)並節約晶片面積。與NLDD 14連接的N+漏極摻雜區12可指漏極區。這種情況下，本發明的一個特性是無STI結構形 成於柵極/漏極重疊區，其中柵極/漏極重疊區是柵極21重疊漏極區的區域。根據本實施方式，N+漏極摻雜區12可被配置為與側壁間隔區22a的邊沿自我對 準。在柵極21的與N+漏極摻雜區12相對的另一側，N+源極摻雜區13可被植入於有源區 18之內的PW 20之內。在與側壁間隔區22a相對的側壁間隔區22b之下可設置NLDD 15。 在柵極之下的NLDD 15與阱區120b之間可界定通道區30。在柵極21與通道區30之間，形 成柵極介電層(gate dielectric layer) 24，其中柵極介電層24例如為二氧化矽、氧化鉿 (Hf oxide)、高介電常數介電質(high-k dielectric)等。圖4是符合本發明另一個實施方式的高電壓N型金屬介電質半導體電晶體Ia結 構的剖面圖。如圖4所示，除N+漏極摻雜區12與NLDD 14並非形成於N阱之中外，高電壓N型金屬介電質半導體電晶體Ia可類似於圖3所示的高電壓N型金屬介電質半導體電晶體 1。替代為，高電壓N型金屬介電質半導體電晶體Ia的N+漏極摻雜區12與NLDD 14形成 於P型襯底10的基體部分(bulk portion) IOa之內。P型襯底10的基體部分IOa包括位 於柵極21之下的重疊區(overlapping region) IOb0在一些實施方式中，重疊區IOb可位 於柵極21的正下方。省略N阱可有助於降低HCI效應。
圖5是符合本發明又一個實施方式的高電壓N型金屬介電質半導體電晶體Ib的 結構的剖面圖。如圖5所示，除圖5中省略NLDD 14之外，高電壓N型金屬介電質半導體晶 體管Ib可類似於圖3所示的高電壓N型金屬介電質半導體電晶體1。因為在柵極/漏極重 疊區漏極摻雜濃度(drain dopant concentration)被降低，TDDB特性可被改善且漏極耗 盡區(drain depletion region)的電壓降可被提高。圖6是圖5所示的高電壓N型金屬介電質半導體電晶體Ib的結構的一個變體的 示意圖。其中，在源極與漏極的重離子植入工藝中，可通過源極/漏極(Source/Drain)植 入阻擋層遮掩(mask)柵極21的鄰近於漏極終端的部分與NW 120a的一部分，因此，形成從 柵極21的邊沿被拉回(pulled back)的N+漏極摻雜區12。如圖6所示，N+漏極摻雜區12 未與側壁間隔區22a的邊沿對準。因為在源極與漏極的重離子植入期間，柵極21的一部 分可被遮掩，故柵極21可被分為兩部分未遮掩部分21a與遮掩部分21b，其中未遮掩部分 21a具有第一濃度的N型摻雜物，遮掩部分21b具有第二濃度的N型摻雜物，所述第二濃度 低於所述第一濃度。此外，圖6的高電壓N型金屬介電質半導體電晶體Ic在漏極側可不具 有NLDD (圖3的NLDD 14被省略)且在源極側可僅具有NLDD15。圖7是符合本發明又一個實施方式的高電壓N型金屬介電質半導體電晶體Id的 結構的剖面圖。如圖7所示，高電壓N型金屬介電質半導體電晶體Id可類似於圖3所示的 高電壓N型金屬介電質半導體電晶體1。圖3所示的高電壓N型金屬介電質半導體電晶體 1與圖7所示的高電壓N型金屬介電質半導體電晶體Id之間的區別可為在NLDD 15與NW 120a之間的通道區30可包括P型襯底10的基體部分10a。Pff 20可通過基體部分IOa與 NW 120a分離。通過如此，可降低HCI效應，同時在漏極終端可保持足夠的電壓降。圖8是圖7所示的高電壓N型金屬介電質半導體電晶體Id結構的一個變體的示意 圖。如圖8所示，高電壓N型金屬介電質半導體電晶體Ie可包括PW 20。Pff 20與NW 120a 重疊以形成位於柵極21之下的本徵區(intrinsic region) 220o在一些實施方式中，本徵 區220可位於柵極21的正下方。在N/P阱植入工藝期間，N型摻雜物與P型摻雜物二者均 可植入於本徵區220之內。PW 20與NW 120a之間的本徵區220可有助於降低HCI效應。總結上文，本發明至少包括以下特性1.根據本發明的範例高電壓金屬介電質半導體電晶體可與標準CMOS工藝相容而 不需要額外成本。2.根據本發明的範例高電壓金屬介電質半導體電晶體基於較小偏壓元件工藝在 其漏極終端可保持較高偏壓。3.通過漏極摻雜物濃度工程，根據本發明的範例高電壓金屬介電質半導體電晶體 的TDDB特性可被改善。4.通過漏極/基體結(junction)工程，根據本發明的範例高電壓金屬介電質半導 體電晶體的HCI效應可被降低。
5.根據本發明的範例高電壓金屬介電質半導體電晶體，省略STI區可增加驅動電 流並節約晶片面積。
以上所述僅為本發明的較佳實施方式，凡依本發明權利要求所做的均等變化和修 飾，均應屬本發明的涵蓋範圍。
權利要求
一種高電壓金屬介電質半導體電晶體，包括半導體襯底；溝槽隔離區，位於該半導體襯底之內，用以環繞有源區；柵極，位於該有源區之上；具有第一導電類型的漏極摻雜區，位於該有源區之內；具有該第一導電類型的源極摻雜區，位於具有第二導電類型的第一阱之內，其中該第一阱位於該有源區之內；以及具有該第一導電類型的源極輕摻雜區，位於該柵極與該源極摻雜區之間；其中，在該柵極與該漏極摻雜區之間無隔離區形成。
2.根據權利要求1所述的高電壓金屬介電質半導體電晶體，其特徵在於，該漏極摻雜 區形成於具有該第一導電類型的第二阱之內。
3.根據權利要求2所述的高電壓金屬介電質半導體電晶體，其特徵在於，通道區被界 定於該源極輕摻雜區與該第二阱之間。
4.根據權利要求3所述的高電壓金屬介電質半導體電晶體，其特徵在於，該高電壓金 屬介電質半導體電晶體還包括柵極介電層，被配置於該柵極與該通道區之間。
5.根據權利要求3所述的高電壓金屬介電質半導體電晶體，其特徵在於，該通道區包 括該半導體襯底的基體部分。
6.根據權利要求3所述的高電壓金屬介電質半導體電晶體，其特徵在於，該通道區包 括位於該柵極之下的本徵區。
7.根據權利要求1所述的高電壓金屬介電質半導體電晶體，其特徵在於，該高電壓金 屬介電質半導體電晶體還包括該柵極與該漏極摻雜區之間的具有該第一導電類型的漏極 輕摻雜區。
8.根據權利要求1所述的高電壓金屬介電質半導體電晶體，其特徵在於，該柵極包括 兩個相連的部分第一部分與第二部分，其中，該柵極的該第一部分具有第一摻雜濃度，鄰 近該漏極摻雜區的該第二部分具有第二摻雜濃度。
9.根據權利要求8所述的高電壓金屬介電質半導體電晶體，其特徵在於，該第二摻雜 濃度低於該第一摻雜濃度。
10.根據權利要求1所述的高電壓金屬介電質半導體電晶體，其特徵在於，該柵極包括 側壁間隔區。
11.根據權利要求10所述的高電壓金屬介電質半導體電晶體，其特徵在於，該源極輕 摻雜區位於該側壁間隔區之下。
12.根據權利要求10所述的高電壓金屬介電質半導體電晶體，其特徵在於，該漏極摻 雜區未與該側壁間隔區的邊沿對準。
13.一種高電壓金屬介電質半導體電晶體，包括半導體襯底；溝槽隔離區，位於該半導體襯底之內，用以環繞有源區；柵極，位於該有源區之上；具有第一導電類型的漏極摻雜區，位於該半導體襯底的基體部分之內，其中，該半導體 襯底具有第二導電類型；具有該第一導電類型的漏極輕摻雜區，位於該柵極與該漏極摻雜區之間的該半導體襯 底的該基體部分之內；具有該第一導電類型的源極摻雜區，位於具有該第二導電類型的阱之內；以及 具有該第一導電類型的源極輕摻雜區，位於該柵極與該源極摻雜區之間； 其中，在該柵極與該漏極摻雜區之間無隔離區形成。
14.一種高電壓金屬介電質半導體電晶體，包括 半導體襯底；溝槽隔離區，位於該半導體襯底之內，用以環繞有源區； 柵極，位於該有源區之上；具有該第一導電類型的漏極摻雜區，位於具有第一導電類型的第一阱之內，其中，在該 第一阱之內無隔離區形成，且該半導體襯底具有第二導電類型；具有該第一導電類型的源極摻雜區，位於具有該第二導電類型的第二阱之內；以及 具有該第一導電類型的源極輕摻雜區，位於該柵極與該源極摻雜區之間。
15.根據權利要求14所述的高電壓金屬介電質半導體電晶體，其特徵在於，具有該第 一導電類型的漏極輕摻雜區被配置於該柵極與該漏極摻雜區之間的該第一阱之內。
全文摘要
本發明涉及高電壓金屬介電質半導體電晶體。一種高電壓金屬介電質半導體電晶體包括半導體襯底；溝槽隔離區，位於半導體襯底之內，用以環繞有源區；柵極，位於有源區之上；具有第一導電類型的漏極摻雜區，位於有源區之內；具有第一導電類型的源極摻雜區，位於具有第二導電類型的第一阱之內，其中第一阱位於有源區之內；以及具有第一導電類型的源極輕摻雜區，位於柵極與源極摻雜區之間；其中，在柵極與漏極摻雜區之間無隔離區形成。所述高電壓金屬介電質半導體電晶體，可改善介電質擊穿時間特性及降低熱載流子注入效應；省略STI區可增加驅動電流並節約晶片面積。
文檔編號H01L29/78GK101840931SQ20091026031
公開日2010年9月22日 申請日期2009年12月15日 優先權日2009年3月18日
發明者曹衛立, 李名鎮 申請人:聯發科技股份有限公司