高擊穿電壓的雙柵極半導體器件的製作方法

2023-12-06 16:58:06

專利名稱：高擊穿電壓的雙柵極半導體器件的製作方法
技術領域：
本發明總地涉及半導體器件。更具體而言，本發明涉及一種為功率應用而配置的半導體器件。
背景技術：
為射頻(RF)功率應用而設計的互補金屬氧化物半導體(CMOS)器件傳統上要求在提高的RF性能比對更高的擊穿電壓之間的折衷。例如可以通過減小柵極幾何尺寸(例如通過使用短溝道長度)來提高CMOS器件的RF性能。然而更小的柵極幾何尺寸降低CMOS器件的擊穿電壓。由於降低的擊穿電壓在放大器配置中限制可在CMOS器件的輸出處獲得的電壓擺動，所以這樣的CMOS器件在功率應用中不太有用。在針對擊穿電壓問題的一種方案中，可以設計CMOS器件以求電流驅動更大而電壓擺幅更小。然而更大電流驅動可能要求CMOS器件中的電晶體的寬度製作得大，因此給驅動電路帶來所不希望的電容性負載。針對擊穿電壓問題的另一方案使用橫向擴散金屬氧化物半導體(LDMOS)電晶體。LDMOS電晶體在有源區域與漏極之間具有漂移區域。漂移區域為輕度摻雜並且經受最大電壓擺幅。由於漂移區域中的摻雜濃度受擊穿電壓要求限制，所以LDMOS器件折衷更高擊穿電壓與從漏極流向源極端子的漏極電流的更高總電阻(稱為導通狀態電阻)。針對擊穿電壓問題的另一方案使用具有更厚和更高電阻率的襯底的器件。這些器件可以提供更高電壓性能但是也引入更高導通狀態損耗。這些器件包括降低表面電場(RESURF)器件，其中襯底二極體的耗盡區域與橫向二極體的耗盡區域相互作用以降低表面電場。在這些器件中，由於耗盡區域的橫向變寬，電壓擊穿增加。 因此需要一種與常規半導體器件相比提供改進的RF能力和更高功率的高擊穿電壓的半導體器件。

發明內容
本發明的實施例包括一種用於控制高擊穿電壓的雙柵極半導體器件的方法。該方法包括形成高擊穿電壓的雙柵極半導體器件，該器件包括在襯底上的金屬氧化物半導體柵極和基本上在阱區域中的結柵極，該阱區域基本上在襯底中。該方法還包括基本上在阱區域中形成漏極；基本上在襯底中形成源極；以及將控制電路耦合到結柵極，該控制電路被配置成通過改變結柵極的有效電阻來控制在漏極與源極之間流動的電流。根據本發明的另一實施例，一種方法包括通過以下操作來控制高擊穿電壓的雙柵極半導體器件形成具有第一摻雜類型的襯底；基本上在襯底中形成源極，該源極具有第二摻雜類型；在設置於襯底上的氧化物層上形成第一柵極；形成基本上在襯底中並且具有第二摻雜類型的阱區域；基本上在阱區域中形成第二柵極，該第二柵極具有第一摻雜類型；以及基本上在阱區域中形成漏極，該漏極具有第二摻雜類型。該方法還包括將控制電路耦合到第二柵極，該控制電路被配置成通過改變在阱區域中的漏極與源極之間的有效電阻來控制高擊穿電壓的雙柵極半導體器件，其中有效電阻控制在阱區域中的漏極與源極之間流動的電流。本發明的實施例包括一種用於功率應用的高擊穿電壓的雙柵極半導體器件，該器件包括襯底，具有第一摻雜類型；源極，基本上形成於襯底中，該源極具有第二摻雜類型；第一柵極，形成在設置於襯底上的氧化物層上；阱區域，具有第二傳導類型並且基本上形成於襯底中；以及漏極，基本上形成於阱區域中，該漏極具有第二摻雜類型。本發明的實施例還包括第二柵極，基本上形成於阱區域中，該第二柵極具有第一摻雜類型，其中在高擊穿電壓的雙柵極半導體器件中流動的電流響應於向第二柵極施加的電壓。



附圖中的元件是為求簡化和簡潔起見示出，而未按比例繪製。一些元件的尺寸可以相對於其它元件有所擴大以有助於改進對本發明各種實施例的理解。圖I圖示了包括MOS柵極、結柵極和兩個相鄰N+區域的雙柵極半導體器件的示例橫截面。圖2圖示了包括MOS柵極、結柵極和使用傳導層來耦合的兩個N+區域的雙柵極半導體器件的示例橫截面。圖3圖示了包括MOS柵極和結柵極以及設置於MOS柵極與結柵極之間的單個N+區域的雙柵極半導體器件的示例橫截面。圖4圖示了處於操作的第二模式中的圖3的雙柵極半導體器件的示例橫截面。圖5圖示了圖I至圖2的雙柵極半導體器件的示例電路圖。圖6圖示了包括MOS柵極和結柵極的雙柵極半導體器件的示例橫截面。
具體實施例方式一種雙柵極半導體器件提供如下高擊穿電壓，該擊穿電壓允許對功率應用有用的輸出電壓的大的偏移。該雙柵極半導體器件可以視為包括金屬氧化物半導體(MOS)柵極和結柵極的雙柵極器件，其中結柵極的偏置可以是MOS柵極的柵極電壓的函數。雙柵極半導體器件的擊穿電壓是MOS柵極和結柵極的擊穿電壓之和。由於單獨的結柵極具有本徵高擊穿電壓，所以雙柵極半導體器件的擊穿電壓高於單獨的MOS柵極的擊穿電壓。雙柵極半導體器件與常規互補金屬氧化物半導體(CMOS)器件相比除了在更高功率水平的可操作性之外還提供提高的RF能力。該雙柵極半導體器件可以使用本領域已知的半導體製作技術來基本上於襯底上和/或襯底中製作，並且可以使用用於CMOS和邏輯器件的標準製作工藝，其中對工藝流程的修改很少。MOS柵極可以包括如下金屬氧化物半導體結構，該結構在電壓施加於MOS柵極時修改半導體結構中的電荷分布，因此控制半導體結構的傳導特性。MOS柵極因此可以作為電控制的柵極或者開關來工作。可以在金屬氧化物半導體場效應電晶體(MOSFET)器件中發現這一類柵極。結柵極包括半導體材料的溝道的如下區域，該區域具有與溝道的其餘區域的摻雜特性相反的摻雜特性，從而當向結柵極施加電壓時溝道中的電荷分布被修改並且由此控制溝道的傳導特性。結柵極因此可以作為電控制的柵極或者開關來工作。可以在結場效應電晶體(JFET)中發現這一類柵極。結柵極的有效電阻是由結柵極的電壓控制的溝道的電阻。可以製作如下雙柵極半導體器件，該器件在MOS柵極與結柵極之間包括一個或者多個注入區域。與在MOS柵極與結柵極之間包括一個或者多個注入區域的實施例相比，在MOS柵極與結柵極之間無注入區域的實施例可以提供用於雙柵極半導體器件的更高空間密度配置。除了修改在MOS柵極溝道與漂移區域之間的耗盡區域之外，這些各種實施例的操作原理是類似的。圖I圖示了包括MOS柵極、結柵極和兩個相鄰N+區域(即，注入區域)的雙柵極半導體器件的示例橫截面。雙柵極半導體器件100可以使用本領域已知的半導體製作技術由摻雜矽、多晶矽、金屬以及絕緣層的區域和/或層形成。雙柵極半導體器件100包括P-襯底
110、形成於P-襯底110中的N-阱120、N+源極130、柵極140、氧化物層150、N+區域160、N+區域162、P+柵極170和N+漏極180。如這裡所用，「 + 」符號表明所示傳導類型的強摻雜(例如N+表明N型強摻雜)，並且符號表明所示傳導類型的弱摻雜(例如P-表明P型弱摻雜)。電信號如Vgl和控制電壓Vg2可以分別耦合到柵極140和P+柵極170。電信號也可以使用附加多晶矽層(未示出)或者金屬層(未示出)來耦合到N+源極130、N+區域160、N+區域162和N+漏極180，這些層使用本領域已知的半導體製作技術來設置於N+源極130、N+區域160、N+區域162和N+漏極180各自的表面上。雙柵極半導體器件100包括由P-襯底110、N+源極130和N+區域160、柵極140和氧化物層150形成的N型MOS場效應電晶體(也稱為N溝道M0SFET)。雙柵極半導體器件100也包括由P-襯底110、N-阱120、N+區域162、P+柵極170和N+漏極180形成的N溝道結場效應電晶體(也稱為N型JFET)。在這一實施例中，N+區域160和N+區域162相鄰，並且N+區域162基本上設置於N-阱120中。作為選擇，可以配置雙柵極半導體器件100的元件使得雙柵極半導體器件100包括P型MOS柵極，該柵極包括P溝道結柵極。在這樣的實施例中，一些摻雜矽區域和/或層可以根據本領域已知的半導體製作技術具有不同摻雜。可以認為雙柵極半導體器件100在兩個模式中操作。圖I中所示第一模式由Vgl>閾值電壓^^和Ivg2-VpiI 0(即Vg2-Vp1的絕對值約為O)表明。Vgl是在柵極140的電壓，Vg2是在P+柵極170的電壓，Vth是柵極140的閾值電壓，並且Vp1是在N+區域162的電壓。在第一模式中，向柵極140施加大於Vth的電壓Vgl使得MOS柵極「導通」。向P+柵極170施加控制電壓Vg2使得結柵極偏置為在控制電壓Vg2與N+區域162的電壓Vpi之間具有低電勢差。P+柵極170因此呈現對電流流動的低電阻Rm。在第一模式中，半導體器件100在N+源極130與N+漏極180之間傳導電流。在第二模式中，半導體器件100不傳導電流。回到圖1，在第二模式中，向P+柵極170施加負控制電壓Vg2，並且在P+柵極170之下的耗盡區域延伸到N-阱120中的溝道中(未示出)。當向P+柵極170施加的控制電壓Vg2使得IVg2-VpiI大於夾斷電壓Vtjff時，溝道在P+柵極170之下全耗盡，並且無電流在N+區域162與N+漏極180之間流動。類似地，在第二模式中，無電流在N+源極130與N+漏極180之間流動。當向P+柵極170施加的控制電壓Vg2使得I Vg2-Vpi | 乂 O (對應於第一模式)時，溝道開放，並且多數載流子的電流可以在N+區域162與N+漏極180之間流動。P+柵極170 (結柵極)的行為因此可以等效於如下可變電阻器，該電阻器在IVg2-VpiI >丫。 時具有在N+源極130與N+漏極180之間允許很少或者無電流流動的高有效電阻Rtjff並在IVg2-Vpi | O時具有允許最大電流流動的低有效電阻Rm。雙柵極半導體器件100可以包括具有雙柵極的器件，其中在P+柵極170 (結柵極)的控制電壓Vg2可以是在柵極140 (M0S柵極)的電壓Vgl的函數。可以使用參照圖5描述的控制電路，將MOS柵極和結柵極同時都動態偏置在「導通」狀態或者「截止」狀態中。在操作的第二模式中的高有效電阻Rtjff允許P+柵極170維持高電壓並且限制在柵極140與N+區域160之間的電壓電勢少於MOS柵極擊穿電壓。由於雙柵極半導體器件 100的擊穿電壓為MOS柵極與P+柵極170的擊穿電壓之和，所以P+柵極170的本徵聞擊穿電壓提供雙柵極半導體器件100的高擊穿電壓。控制電壓Vg2可以使用控制電路來調節並且可以依賴於夾斷電壓Vtjfft5控制電路可以包括配置成將來自柵極140的RF信號耦合到P+柵極170的電容器(未示出)。為了限制在柵極140與P+柵極170之間的距離，可以利用在柵極140與P+柵極170之間的多個平行的堆疊金屬層實現該電容器。圖2圖示了包括MOS柵極、結柵極和使用傳導層來耦合的兩個N+區域的雙柵極半導體器件的示例橫截面。雙柵極半導體器件200可以使用本領域已知的半導體製作技術由摻雜矽、多晶矽、金屬和絕緣層的區域和/或層形成。雙柵極半導體器件200包括P-襯底110、形成於P-襯底110中的N-阱120、N+源極130、柵極140、氧化物層150、N+區域260、N+區域265、傳導層265、P+柵極170和N+漏極180。傳導層265可以是多晶矽層、金屬層或者本領域已知的另一傳導層。如圖2中所示，N+區域260和N+區域262由P-襯底110的區域分離，並且N+區域262基本上設置於N-阱120中。如這裡參照雙柵極半導體器件200討論的那樣，電信號如Vgl和控制電壓Vg2可以分別耦合到柵極140和P+柵極170。電信號也可以使用附加多晶矽層(未示出)或者金屬層(未示出)來耦合到N+源極130、N+區域260、N+區域262和N+漏極180，這些層使用本領域已知的半導體製作技術來設置於N+源極130、N+區域260、N+區域262和N+漏極180各自的表面上。雙柵極半導體器件200包括由P-襯底110、N-阱120、N+源極130和N+區域260、柵極140和氧化物層150形成的N型M0SFET。雙柵極半導體器件200也包括由P-襯底110、N-阱120、N+區域262、P+柵極170和N+漏極180形成的N溝道JFET。在這一實施例中，使用傳導層265來耦合N+區域260和N+區域262。作為選擇，可以配置雙柵極半導體器件200的元件使得雙柵極半導體器件200包括包含P溝道結柵極的P型MOS柵極或者包含P溝道結柵極的N型MOS柵極或者包含N溝道結柵極的P型MOS柵極。在這樣的實施例中，一些摻雜矽區域和/或層可以根據本領域已知的半導體製作技術具有不同摻雜。
可以認為雙柵極半導體器件200與這裡參照圖I描述的兩個模式類似地操作。第一模式由Vgl >閾值電壓|Vg2-VPI| O表明，其中Vpi是在N+區域262的電壓。在第一模式中，向柵極140施加大於Vth的電壓Vgl使得MOS柵極「導通」。向P+柵極170施加控制電壓Vg2使得結柵極偏置為在控制電壓Vg2與N+區域262的電壓Vpi之間具有低電勢差。P+柵極170因此呈現對電流流動的低電阻Rm。在第一模式中，半導體器件200在N+源極130與N+漏極180之間傳導電流。在第二模式中，半導體器件200不傳導電流。當向P+柵極170施加控制電壓Vg2使得I Vg2-Vpi | ^ O (對應於第一模式)時，溝道開放，並且多數載流子的電流可以在N+區域262與N+漏極180之間流動。P+柵極170 (結柵極)的行為因此可以等效於如下可變電阻器，該電阻器在IVg2-Vpi I >丫。 時具有在N+源極130與N+漏極180之間允許很少或者無電流流動的高有效電阻Rtjff而在I Vg2-Vpi | O時具有允許最大電流流動的低有效電阻Rm。 雙柵極半導體器件200可以包括具有雙柵極的器件，其中在P+柵極170 (結柵極)的控制電壓Vg2可以是在柵極140的電壓Vgl的函數。可以使用參照圖5描述的控制電路，將MOS柵極和結柵極同時都動態偏置在「導通」狀態或者「截止」狀態中。如參照圖I所述，控制電路可以包括配置成將來自柵極140的RF信號耦合到P+柵極170的電容器(未示出)。在操作的第二模式中，高有效電阻Rtjff允許P+柵極170維持高電壓並且限制在柵極140與N+區域260之間的電壓電勢少於MOS柵極擊穿電壓。由於雙柵極半導體器件200的擊穿電壓為MOS柵極與P+柵極170的擊穿電壓之和，所以P+柵極170的本徵高擊穿電壓提供雙柵極半導體器件200的高擊穿電壓。圖3圖示了包括MOS柵極和結柵極以及設置於MOS柵極與結柵極之間的單個N+區域的雙柵極半導體器件的示例橫截面。雙柵極半導體器件300可以使用本領域已知的半導體製作技術由摻雜矽、多晶矽、金屬以及絕緣層的區域和/或層形成。雙柵極半導體器件300包括P-襯底110、形成於P-襯底110中的N-阱120、N+源極130、柵極140、氧化物層150、N+區域360、P+柵極170和N+漏極180。如圖3中所示，N+區域360基本上設置於N-阱120中。如參照圖I至圖2所述的那樣，電信號如Vgl和控制電壓Vg2可以分別耦合到柵極140和P+柵極170。電信號也可以使用附加多晶娃層(未不出)或者金屬層(未不出)來耦合到N+源極130、N+區域360和N+漏極180，這些層使用本領域已知的半導體製作技術來設置於N+源極130、N+區域360和N+漏極180各自的表面上。雙柵極半導體器件300包括由P-襯底110、柵極140和氧化物層150形成的N型MOS柵極。雙柵極半導體器件300也包括由P-襯底110、N-阱120、N+區域360、P+柵極170和N+漏極180形成的N溝道JFET。在這一實施例中，N+區域360是N溝道JFET的源極並且鄰接N型MOS柵極，該N型MOS柵極包括柵極140和氧化物層150。可以認為雙柵極半導體器件300與如這裡參照圖I至圖2描述的兩個模式類似地操作。第一模式由Vgl >閾值電壓Vth和I Vg2-Vp11。O表明，其中Vp1是在N+區域360的電壓。在第一模式中，向柵極140施加大於Vth的電壓Vgl使得MOS柵極「導通」。向P+柵極170施加控制電壓Vg2使得結柵極偏置為在控制電壓Vg2與N+區域360的電壓Vpi之間具有低電勢差。P+柵極170因此呈現對電流流動的低電阻Rm。在第一模式中，半導體器件300在N+源極130與N+漏極180之間傳導電流。在第二模式中，半導體器件300不傳導電流。當向P+柵極170施加控制電壓Vg2使得I Vg2-Vpi | ^ O (對應於第一模式)時，溝道開放，並且多數載流子的電流可以在N+區域360與N+漏極180之間流動。因此可以認為P+柵極170(結柵極)的行為等效於如下可變電阻器，該電阻器在|Vg2-VPI| >￥。 時具有在N+源極130與N+漏極180之間允許很少或者無電流流動的高有效電阻Rtjff而在I Vg2-Vpi | O時具有允許最大電流流動的低有效電阻Rm。如參照圖I至圖2所述的那樣，可以認為雙柵極半導體器件300是具有雙柵極的器件，其中在P+柵極170 (結柵極)的控制電壓Vg2可以是在柵極140的電壓Vgl的函數。可以使用參照圖5描述的控制電路，將MOS柵極和結柵極同時都動態偏置在「導通」狀態或者「截止」狀態中。如參照圖I所述，控制電路可以包括配置成將來自柵極140的RF信號耦合到P+柵極170的電容器(未示出)。在操作的第二模式中，高有效電阻Rtjff允許P+柵極170維持高電壓並且限制在柵極140與N+區域360之間的電壓電勢少於MOS柵極擊穿電壓。由於雙柵極半導體器件300的擊穿電壓為MOS柵極與P+柵極170的擊穿電壓之和，所以P+柵極170的本徵高擊穿電壓提供雙柵極半導體器件300的高擊穿電壓。圖4圖示了圖3的雙柵極半導體器件300在操作的第二模式中的示例橫截面。這裡對在操作的第二模式中的雙柵極半導體器件300的描述類似地適用於分別參照圖I至圖2描述的雙柵極半導體器件100和200的操作的第二模式。在操作的第二模式中，向柵極140施加的電壓Vgl低於閾值電壓Vth使得MOS柵極「截止」。向P+柵極170施加控制電壓Vg2使得通過使用在Vg2與N+區域360的電壓Vpi之間的高電勢差將結柵極偏置在夾斷電壓Vtjff附近。P+柵極170因此對在漂移區域(比如圖4中所示漂移區域420)中的電流流動呈現高有效電阻R。^。高有效電阻Rtjff歸因於在P+柵極170之下和周圍延伸的耗盡區域，比如圖4中所示耗盡區域410。在操作的第二模式中的高有效電阻Rtjff允許P+柵極170維持高電壓並且限制在柵極140的電壓擺幅少於MOS柵極擊穿電壓。操作的第二模式有效地保護柵極140免受大於擊穿電壓的電壓。由於雙柵極半導體器件300的擊穿電壓為MOS柵極和P+柵極170的擊穿電壓之和，所以P+柵極170的本徵高擊穿電壓提供雙柵極半導體器件300的高擊穿電壓。圖5圖示了圖I至圖2的雙柵極半導體器件的示例電路圖。電路500包括N溝道JFET 510、N溝道MOSFET 520和控制電路530。控制電路530向N溝道JFET 510的柵極提供控制電壓Vg2，該控制電壓可以是N溝道MOSFET 520的電壓Vgl的函數。控制電路530工作，用以將N溝道MOSFET 520和N溝道JFET 510 二者同時動態偏置在「導通」狀態或者「截止」狀態中。控制電路530可以是如下電容器，該電容器可以將來自N溝道MOSFET的柵極的RF信號耦合到N溝道JFET的柵極。控制電路530提供控制電壓Vg2以偏置N溝道JFET 510使得Rtjff有效電阻在N溝道MOSFET 「截止」(即Vgl Vth)時，控制電路530提供控制電壓Vg2以偏置N溝道JFET 510使得Rm有效電阻最小並且電流流動最大。Rm到Rtjff的有效電阻變化的大範圍允許在N溝道JFET 510的漏極的大的電壓偏移和對應的對於參照圖I至圖2描述的雙柵極半導體器件的高功率能力。參照圖I至圖2描述的雙柵極半導體器件也可以由與電路500類似的電路圖代表，其中N溝道結柵極510可以由P溝道結柵極(未示出)取代並且N溝道MOS柵極520可以由P溝道MOS柵極(未示出)取代。圖6圖示了根據本發明一個替代實施例的雙柵極半導體器件的橫截面。與參照圖I至圖4描述的實施例相比，在這一實施例中，可以在更高空間密度配置中製作雙柵極半導體器件600。如圖6中所示，雙柵極半導體器件600不包括N+區域，比如參照圖I至圖4描述的N+區域160、N+區域162、N+區域260、N+區域262和N+區域360。因此製作雙柵極半導體器件600無需常規的在MOS柵極與結柵極之間的N+區域注入。雙柵極半導體器件600的操作原理類似於參照圖I至圖3描述的雙柵極半導體器件100、200和300的操作原理(包括參照圖4描述的操作的第二模式的描述)。雙柵極半導體器件600可以使用本領域已知的半導體製作技術由摻雜矽、多晶矽、金屬以及絕緣層的區域和/或層形成。雙柵極半導體器件600包括P-襯底110、形成於P-襯底110中的N-阱120、N+源極130、柵極140、氧化物層150、P+柵極170和N+漏極 180。電信號如Vgl和控制電壓Vg2可以分別耦合到柵極140和P+柵極170。電信號可以使用附加多晶矽層(未示出)或者金屬層(未示出)耦合到N+源極130和N+漏極180，這些層使用本領域已知的半導體製作技術來設置於N+源極130和N+漏極180各自的表面上。可以認為雙柵極半導體器件600與參照圖I至圖4描述的操作的兩個模式類似地操作。在第一模式中，電流在N+源極130與N+漏極180之間傳導。在第二模式中，電流不傳導。在第一模式中，向柵極140施加大於閾值電壓Vth(未不出)的電壓Vgl。向P+柵極170施加控制電壓Vg2，因此呈現對電流流動的低有效電阻R 。在操作的第二模式中，向柵極140施加的電壓Vgl低於閾值電壓Vth，並且向P+柵極170施加控制電壓Vg2，因此呈現對電流流動的高有效電阻Rf。高有效電阻Rtjff歸因於在P+柵極170之下和周圍延伸的與參照圖4描述的耗盡區域410類似的耗盡區域。這裡討論的實施例是用於舉例說明本發明。由於參照示意圖描述這些實施例，所以本領域技術人員可以清楚描述的方法或者具體元件的各種修改或者適應。依賴於本發明的教導並且使這些教導已經發展現有技術的所有這樣的修改、適應或者變化都視為在本發明的精神實質和範圍內。因此這些描述和附圖不應視為具有限制意義，因為可以理解到本發明決不僅限於所示實施例。
權利要求
1.一種器件，包括 襯底； 形成在所述襯底內的源區域； 第一柵極，包括 介電層，設置在所述襯底上並且在所述襯底內形成的、Btt鄰所述源區域的溝道區域上方，以及 導電柵極層，設置在所述介電層上； 阱區域，形成在所述襯底內並且包括 漏區域，形成在所述阱區域內，以及 第二柵極，形成在所述阱區域內、所述漏區域和所述第一柵極之間；以及導電路徑，在所述溝道區域和所述阱區域之間，所述導電路徑包括所述阱內的第一摻雜區域、所述阱外並且毗鄰所述溝道的第二摻雜區域、以及設置在所述襯底上且與所述第一摻雜區域和所述第二摻雜區域接觸的導電層。
2.根據權利要求I所述的器件，其中所述襯底包括P摻雜、所述源區域和所述漏區域均包括N摻雜、所述阱包括N摻雜、並且所述第二柵極包括P摻雜。
3.根據權利要求I所述的器件，其中所述導電層包括多晶矽。
4.根據權利要求I所述的器件，其中所述導電層包括金屬。
5.根據權利要求I所述的器件，進一步包括稱合在所述第一柵極和所述第二柵極之間並且配置成根據施加至所述第一柵極的偏壓偏置所述第二柵極的控制電路。
6.根據權利要求5所述的器件，其中所述控制電路包括電容器。
7.一種器件，包括 襯底； 形成在所述襯底內的源區域； 第一柵極，包括 介電層，設置在所述襯底上並且在所述襯底內形成的、Btt鄰所述源區域的溝道區域上方，以及 導電柵極層，設置在所述介電層上； 阱區域，形成在所述襯底內並且包括 漏區域，形成在所述阱區域內，以及 第二柵極，形成在所述阱區域內、所述漏區域和所述第一柵極之間；以及 導電路徑，在所述溝道區域和所述阱區域之間，以及 控制電路，可操作地連接在所述第一柵極和所述第二柵極之間並且配置成將來自所述第一柵極的RF信號耦合到所述第二柵極。
8.根據權利要求7所述的器件，其中所述控制電路包括電容器。
9.根據權利要求7所述的器件，其中所述導電路徑包括所述阱內、Btt鄰第二摻雜區域的第一摻雜區域，所述第二摻雜區域在所述阱外且毗鄰所述溝道。
10.根據權利要求7所述的器件，其中所述導電路徑包括所述阱內毗鄰所述溝道的第一摻雜區域。
11.根據權利要求7所述的器件，其中所述導電路徑包括毗鄰所述溝道的所述阱。
12.根據權利要求7所述的器件，其中所述襯底包括P摻雜、所述源區域和所述漏區域均包括N摻雜、所述阱包括N摻雜、並且所述第二柵極包括P摻雜。
13.—種方法,包括 用第一摻雜物在襯底內形成阱區域； 用第二摻雜物在所述襯底內、所述阱外形成源區域；並且用第二摻雜物在所述襯底內和所述阱區域內形成漏區域； 用第三摻雜物在所述襯底內並且在所述阱區域內形成第一柵極區域； 在所述襯底上所述源區域和所述阱區域之間形成介電層； 用所述第二摻雜物在所述襯底內並且在所述介電層和所述第一柵極區域之間形成第一摻雜區域，所述第一摻雜區域也在所述阱區域內； 用所述第二摻雜物在所述襯底內、所述阱區域外並且在所述介電層和所述第一摻雜區域之間形成第二摻雜區域； 在所述介電層上形成第一導電層；以及 在所述襯底上形成第二導電層並且接觸所述第一摻雜區域和所述第二摻雜區域。
14.根據權利要求13所述的方法，其中所述第一摻雜物和所述第二摻雜物相同。
15.根據權利要求13所述的方法，進一步包括形成耦合在所述第一導電層和所述第一柵極區域之間的控制電路，並且所述控制電路配置成根據施加至所述第一導電層的偏壓來偏置所述第一柵極區域。
16.根據權利要求15所述的方法，其中形成所述控制電路包括形成電容器。
17.根據權利要求16所述的方法，其中形成所述電容器包括形成多個堆疊的金屬層。
18.—種方法,包括 提供一種雙柵極半導體器件，該雙柵極半導體器件包括 襯底； 阱區域，形成在所述襯底內； 源區域，形成在所述襯底內和所述阱區域外的； 漏區域，形成在所述襯底內和所述阱區域外； MOS柵極，設置在所述襯底上、在所述源區域和所述漏區域之間並且在所述阱區域外； 結柵極，形成在所述襯底內和所述阱區域內並且在所述漏區域和所述MOS柵極之間；以及 控制電路，耦合所述MOS柵極和所述結柵極；以及 在下述情形之間切換 向所述MOS柵極施加比柵閾值電壓更高的第一電壓，而同時向所述結柵極施加第二電壓，其中所述第二電壓取決於所述第一電壓，以及 向所述MOS柵極施加比所述柵閾值電壓更低的第三電壓，而同時向所述結柵極施加第四電壓，其中所述第四電壓取決於所述第三電壓。
19.根據權利要求18所述的方法，其中在向所述MOS柵極施加第一電壓和向所述MOS柵極施加第三電壓之間切換包括施加射頻信號。
全文摘要
一種雙柵極半導體器件提供如下高擊穿電壓，該擊穿電壓允許對功率應用有用的輸出電壓的大的偏移。該雙柵極半導體器件可以視為包括MOS柵極和結柵極的雙柵極器件，其中結柵極的偏置可以是MOS柵極的柵極電壓的函數。雙柵極半導體器件的擊穿電壓是MOS柵極和結柵極的擊穿電壓之和。由於單獨的結柵極具有本徵高擊穿電壓，所以雙柵極半導體器件的擊穿電壓大於單獨的MOS柵極的擊穿電壓。雙柵極半導體器件與常規電晶體器件相比除了在更高功率水平的可操作性之外還提供改進的RF能力。
文檔編號H01L27/085GK102983169SQ201210529769
公開日2013年3月20日 申請日期2008年2月13日 優先權日2008年2月13日
發明者D·A·馬斯利阿, A·G·布拉卡爾, F·C·休恩, P·J·巴勞爾 申請人:Acco半導體公司