相位時鐘發生器的製作方法

2023-05-01 03:08:36

專利名稱：：相位時鐘發生器的製作方法
技術領域：
：本發明涉及相位時鐘發生器。
背景技術：
：最近，己經開發出各種窄帶和寬帶通信系統，以提供例如移動通信、衛星通信和廣播的服務。構成通信系統的電路(包括混合器、氣球電路(ballooncircuit)、調製器和解調器)需要時鐘信號，以處理具有各種信道的頻率信號。圖1是示意性示出用於壓控振蕩器(voltagecontrolledoscillatorVCO)的邊沿組合器(edgecombiner)的組件的電路示意圖，圖2是示出圖1的邊沿組合器的測量輸出信號的時序圖。VCO典型地包括延遲鎖相環(DLL)和邊沿組合器。DLL通過對基準時鐘REF—CLK進行相位延遲來生成各種相位信號P[O]、P[l]、...P[N-l]、P[N]。邊沿組合器具有這樣的結構，其中以多級形式(multi-step)設置用以形成並聯電路(由PM塊表示)的兩個NMOS電晶體。如果檢測到相位信號的上升沿，則設置在邊沿組合器的上部的LC儲能電路(tankcircuit)在相位信號的上升沿產生諧振，以使得時鐘信號FOUT振蕩。時鐘信號FOUT具有與"基準時鐘X相位延遲的信號的數目"對應的頻率。然而，由於用於LC儲能電路的電感器L是具有較大尺寸的分布元件，並且不是通過半導體製造工藝製造的，所以難以最小化用於VCO的晶片。此外，振蕩操作很容易受到在LC儲能電路的電感器(L)和電容器(C)之間的匹配的影響。因此，必須採用額外的電路。然而，這樣會增加器件的功耗。作為對圖1所示的邊沿組合器的可選擇方式，可使用頻率放大器。圖3是示意性示出具有反相器(inverter)結構的頻率放大器組件的電路圖，圖4是示出具有圖3的反相器結構的頻率放大器的測量輸出信號的時序圖。頻率放大器使用從DLL產生的相移信號P[O]、P[l]、...P[n-l]、P[n]來檢測相位信號的上升沿。頻率放大器具有彼此串聯的NMOS和PMOS電晶體的多級結構，其中PMOS電晶體的柵極連接至3個反相器的鏈電路(chaincircuit)。因此，如果檢測到上升沿，則通過鏈電路執行本地振蕩操作，並且通過本地振蕩操作來定義時鐘信號的上升期和下降期。因此，產生圖4中所示的時鐘信號FOUT。設置在頻率放大器的上部和下部的耦合反相器(存儲器單元A)用以穩定本地振蕩操作。然而，可限制與電晶體連接的反相器的數目。當振蕩周期設置密集時，可錯誤地檢測到上升沿。此外，由於在這種類型的頻率放大器中單獨地使用相位延遲信號的邊沿，所以必須在頻率放大器的上部和下部額外地設置存儲器單元A，以保持狀態。此外，由於存儲器單元A的負載，因此邊沿檢測時間必然大大增加。這種增加的檢測時間可造成反相器鏈電路的錯誤操作。解決上述問題的一個途徑是必須增加構成鏈電路的反相器數目，同時保持反相器為奇數。然而，由於反相器的振蕩周期受到限制，所以不能夠滿足時鐘信號的高頻率特徵。因此，電晶體的數目必須增加，以放大基準時鐘。在這種情況下，功耗的量增加，電路變得複雜，並且半導體晶片的設計變得困難。圖5a-圖5c是示意性示出具有反饋結構的頻率放大器組件的電路圖，圖6是示出具有反饋結構的頻率放大器的測量輸出信號的時序圖。圖5a-圖5c中所示的頻率放大器是對圖3中所示的頻率放大器的替換電路，並且包括邊沿檢測器(圖5a)、邊沿組合器(圖5b)和脈衝結繩鎖存器(togglepulsedlatch，TPL)(圖5c)。當從DLL產生相位延遲信號P[O]、P[l]、...P[n-l]、P[n]時，邊沿檢測器檢測相位信號的上升沿。邊沿檢測器包括多個NAND柵極。NAND柵極的輸入端連接至反相器的鏈結構，以形成反饋結構。因此，在出現上升沿時，通過鏈電路立即執行本地振蕩操作。邊沿組合器(圖5b)組合從本地振蕩操作導出的信號，以產生檢測信號DCK。當將檢測信號DCK傳送到TPL(圖5c)時，TPL(圖5c)的電晶體選擇性地操作反相器，以交替地提供3反相器鏈電路和4反相器鏈電路。因此，可產生具有與"基準時鐘X相位延遲信號的數目"對應的頻率的時鐘信號FOUT。然而，由於相位延遲信號的數目必須是2的平方數，所以對於實現時鐘信號FOUT的頻率存在限制。此外，電路變得複雜，並且功耗也會增加。具體地，在上述反饋結構中，由於具有噪音分量(component)的信號被反饋並且沒有被去除，所以可能會產生不穩定的時鐘信號。
發明內容本發明實施例可提供一種在壓控振蕩器(vco)中使用的相位時鐘發生器。本發明的實施例提供一種相位時鐘發生器，其能夠在採用更小數目電晶體的同時基於高頻特徵生成時鐘信號。根據本發明實施例，設置一種相位時鐘發生器，其能夠在相位時鐘發生器的設計期間，在未受到自由添加單元電路塊以放大時鐘頻率的限制的情況下實現時鐘頻帶。根據本發明實施例，可以不包括例如反相器鏈電路、反饋電路、諧振電路和穩定電路等專用電路。因此，可減少電路大小和功耗的量，容易執行半導體器件的設計和製造處理，可基於電晶體的運行頻率生成高頻時鐘信號，可提供能夠最小化噪音分量的影響的相位時鐘發生器。根據本發明實施例，相位時鐘發生器包括電晶體和緩衝器。電晶體可連接在電力線和地線之間，並且設置成4XN矩陣的形式，以通過它們的柵極端接收多個相位延遲信號。4個電晶體可形成單元列，單元列的首先的兩個電晶體可以是NMOS電晶體對，其次的兩個電晶體可以是PMOS電晶體對。緩衝器連接至設置在形成單元列的NMOS電晶體對和PMOS電晶體對之間的線，以發送時鐘信號。根據其他實施例，通過調節電晶體對的比，可改變時鐘信號的頻帶。例如，可以從設計中去除NMOS電晶體對或PMOS電晶體對中的某些對，從而在可提供特定佔空比的矩陣中生成非對稱列。圖1是示意性示出邊沿組合器的組件的電路示意圖。圖2是示出圖1的邊沿組合器的測量輸出信號的時序圖。圖3是示意性示出具有反相器結構的頻率放大器組件的電路圖。圖4是示出具有圖3的反相器結構的頻率放大器的測量輸出信號的時序圖。圖5a-圖5c是示意性示出具有反饋結構的頻率放大器組件的電路圖。圖6是示出圖5a-圖5c的具有反饋結構的頻率放大器的測量輸出信號的時序圖。圖7是示意性示出根據本發明實施例的壓控振蕩器(VCO)的組件的框圖。圖8是示意性示出根據本發明第一實施例的相位時鐘發生器的組件的電路圖。圖9是示出根據第一實施例的相位時鐘發生器的測量輸出信號的時序圖。圖IO是示意性示出根據本發明第二實施例的相位時鐘發生器的組件的電路圖。圖11是示出根據第二實施例的相位時鐘發生器的測量輸出信號的時序圖。具體實施例方式將參照附圖詳細描述相位時鐘發生器的實施例。圖7是示意性示出根據本發明實施例的壓控振蕩器(VCO)100的組件的框圖。參照圖7，根據本發明實施例的VCO100可包括延遲鎖相環110和相位時鐘發生器200。DLL100可包括相位檢測器112、電荷泵114、環路濾波器116和壓控延遲線(VCDL)118。VCDL118可接收來自振蕩電路的基準時鐘(REF—CLK)，並通過對基準時鐘進行相位延遲來生成多個相位延遲信號(P[O]至P[N-l])。振蕩電路可以例如是溫控X-tal振蕩器(TCXO)。相位檢測器112可順序接收來自VCDL118的相位延遲信號，然後將相位延遲信號與基準時鐘相比較，以生成與每個相位延遲信號和基準時鐘之間的頻率差對應的控制信號。電荷泵1M可根據來自相位檢測器112的控制信號調節電流值。電荷泵114吸收特定量的電荷，或根據控制信號向環路濾波器116提供電荷，從而調節向VCDL118傳送的控制電壓。因此，VCDL118可創建具有精確間隔的多個相位延遲信號。VCDL118可向相位時鐘發生器200傳送相位延遲信號(P[O]、P[l]、…、P[N-l])。圖8是示意性示出根據第一實施例的相位時鐘發生器200的組件的電路圖，圖9是示出根據第一實施例的相位時鐘發生器200的測量輸出信號的時序圖。參照圖8，根據第一實施例的相位時鐘發生器200包括多個電晶體，它們以電力線VDD和接地線VSS之間的矩陣的形式彼此連接。緩衝器230可連接至與電晶體矩陣的某些節點連接的線路。矩陣可採用4行N列的形式。根據如圖8所示的實施例，可將電晶體211至226排列在4行L1至L4和N列C1至C4中，每行包括N個電晶體，每列包括4個電晶體。將每列(例如，第一列C1)中設置的4個電晶體按對排列。換句話說，關於第一列C1，設置在列C1的上部的兩個電晶體211和212形成一對D1，設置在列C1的下部的兩個電晶體213和214形成一對D2。在成對的電晶體之間的節點可連接至中心線E。中心線E可連接至緩衝器230，並可通過緩衝器230發送輸出信號FOUT。以下，為了說明的目的，設置在列Cl的上部的兩個電晶體211和212的電晶體對被稱為"第一對Dl"，設置在列Cl的下部的兩個電晶體213和214的電晶體對被稱為"第二對D2"。作為第一對D1定位的電晶體(211、212、215、216、219、220、223和224)可以是p溝道金屬氧化物半導體(PMOS)電晶體。作為第二對D2定位的電晶體(213、214、217、218、221、222、225和226)可以是n溝道金屬氧化物半導體(NMOS)電晶體。當對形成第一對D1的電晶體的柵極施加低電壓時，電晶體導通，以輸出高電位信號。相反，當對所述電晶體的柵極施加高電壓時，形成第一對D1的電晶體斷開，從而可使用形成第二對D2的電晶體來輸出低電位信號。當對形成第二對D2的電晶體的柵極施加高電壓時，電晶體導通，以輸出低電位信號。相反，當對形成第二對D2的電晶體的柵極施加低電壓時，電晶體斷開，從而可使用形成第一對D2的電晶體輸出高電位信號。形成上述矩陣的電晶體組成從VCDL118傳遞的相位延遲信號，以生成時鐘信號。形成列Cl至C4的第一對電晶體Dl和第二對電晶體D2可生成對稱結構的時鐘信號。以這種對稱方式排列的第一對電晶體Dl和第二對電晶體D2可根據50比50的佔空比進行頻率劃分。第一對電晶體Dl和第二對電晶體D2的列通過組合相位延遲信號的上升沿確定時鐘信號FOUT的上升期和下降期。可通過中心線E將在列Cl至C4中組合的信號傳遞至緩衝器230，並且緩衝器230依序發送所組合的信號，以生成具有與"1/2XNX基準時鐘"對應的高頻率的時鐘信號。因此，將電晶體的列設置為偶數，即，"N"是偶數。將參照以下的表格描述電晶體的結構和操作。行和列表示用於矩陣中的電晶體的可用槽(availableslot)，其中第一行和第二行電晶體是PMOS電晶體，第三行和第四行電晶體是NMOS電晶體。tableseeoriginaldocumentpage10tableseeoriginaldocumentpage11參照表1，相位信號選擇方程式P[f(x)]是選擇相位延遲信號的方程式，其應用於排列在行和列的電晶體的柵極。相位選擇方程式PB[f(x)]是相對於相位信號選擇方程式P[f(x)]的180度反相。第1至N列重複形成連續生成時鐘信號的一個循環。在第2、第3和第4行中，"n=l，2，...，N-l，N"依序應用於對應的相位選擇方程式，以形成循環。然而，在第1行中，第1行的循環從11=2開始，從而在將"n=2，...，N-l，N"依序應用於相位選擇方程式之後，將"n=l"最後應用於相位選擇方程式，以形成循環。此外，從表1可以認識到，第1行的相位信號選擇方程式與第3行的相位信號選擇方程式相同，並且第2行的相位信號選擇方程式與第4行的相位信號選擇方程式相同。這表示應用於電晶體的相位信號選擇方程式也是成對的。可將不同的相位延遲信號應用於在上述行和列設置的電晶體的柵極，並且可使得形成第一對Dl的PMOS電晶體和形成第二對D2的NMOS電晶體運行，從而可以以預定時間間隔檢測相位延遲信號的上升沿。此外，在檢測到上升沿時，確定時鐘信號的上升期和下降期。通過中心線E將經由行CI至C4組合的信號傳送至緩衝器230。然後，緩衝器230依序發送所組合的信號，以使得具有與"1/2XNX基準時鐘"對應的高頻的時鐘信號發生振蕩。如上所述，可通過相位延遲信號的轉換來代替傳統的LC儲能諧振電路、傳統的反相鏈電路、傳統的反饋環路或傳統的穩定電路結構來構成相位時鐘發生器。因此，可基於電晶體的運行頻率生成高頻時鐘信號。此外，由於噪音分量的反饋，可抑制時鐘信號具有不穩定的狀態。根據實施例，由於可通過僅使用最小數目的電晶體構成電路，所以可減少電路的大小，從而可實現更低功率的電路。圖10是示意性示出根據第二實施例的相位時鐘發生器300的組件的電路圖，圖11是示出根據第二實施例的相位時鐘發生器300的測量輸出信號的時序圖。圖10中所示的根據第二實施例的相位時鐘發生器300可連接至圖7中所示的VCDL118。相位時鐘發生器300可具有與根據第一實施例的相位時鐘發生器類似的電路結構和操作特徵，並且將省略其中某些類似細節，以避免冗餘。在根據第一實施例的相位時鐘發生器200中，形成Cl至C4列的第一對電晶體Dl和第二對電晶體D2彼此對稱，並且根據50比50的佔空比執行頻率劃分功能。相反，根據第二實施例的相位時鐘發生器300允許根據不同的佔空比執行頻率劃分功能。具體地，圖10中所示的排列提供了25比75的佔空比，如圖11所示。因此，通過調節電晶體對的比率，可改變時鐘信號的頻帶。換句話說，根據這些實施例，可調節電晶體對的比率和電晶體的列的數目(偶數)，從而調節最終振蕩的時鐘信號的頻帶。本發明的某些實施例的效果如下。第一，由於不使用反相鏈電路的反饋結構，所以可基於電晶體的運行頻率生成高頻時鐘信號。因此，由於噪音分量的反饋，可抑制時鐘信號具有不穩定狀態。第二，由於不需要例如分布式元件(例如，電感器)和穩定電路的額外電路，所以可減少電路的大小，並且可簡化電路。此外，由於可大大減少在相位時鐘發生器中使用的電晶體數目，所以可實現微集成電路，以及可實現低功耗電路。第三，通過提供簡化的電路，可容易地設計和製造半導體器件。因此，可減少製造成本，並且可改善產品效率。第四，可避免與由於反相電路而引起的時鐘信號的高頻特徵降低相關的問題。此外，由於例如圖8中所示的矩陣中的附加列的單元電路可自由添加和設計，所以可在沒有限制的情況下實現頻帶。說明書中所涉及的"一實施例"、"實施例"、"示例性實施例"等，其含義是結合實施例描述的特定特徵、結構、或特性均包括在本發明的至少一個實施例中。說明書中出現於各處的這些短語並不一定都涉及同一個實施例。此外，當結合任何實施例描述特定特徵、結構或特性時，都認為其落在本領域技術人員結合其它實施例就可以實現這些特徵、結構或特性的範圍內。儘管對實施例的描述中結合了其中多個示例性實施例，但可以理解的是本領域技術人員完全可以推導出許多其它變化和實施例，並落入本公開內容的原理的精神和範圍之內。尤其是，可以在該公開、附圖和所附權利要求的範圍內對組件和/或附件組合設置中的排列進行多種變化和改進。除組件和/或排列的變化和改進之外，其他可選擇的應用對於本領域技術人員而言也是顯而易見的。權利要求1.一種相位時鐘發生器，包括電晶體，排列成4×N矩陣，這裡的N是列數，其中將所述4×N矩陣的第1行和第2行的電晶體排列為PMOS電晶體對，將所述4×N矩陣的第3行和第4行的電晶體排列為NMOS電晶體對，所述4×N矩陣的電晶體通過各自的柵極端接收多個相位延遲信號，其中第1行電晶體連接至電力線，第4行電晶體連接至地線；和緩衝器，連接至與第2行電晶體和第3行電晶體的漏極節點相連接的線，所述緩衝器發送時鐘信號。2.根據權利要求1所述的相位時鐘發生器，其中所述電晶體從壓控延遲線接收所述多個相位延遲信號。3.根據權利要求1所述的相位時鐘發生器，其中形成"第1行X每個列"的所述電晶體的柵極端基於方程式P[2(n-1)]而接收不同類型的相位延遲信號，這裡的n是正整數，當11=2時，第l列在初始時接收所述相位延遲信號，從11=3開始，直至第N列的每個連續列接收所述相位延遲信號，並在循環返回至n=l之前連續增加到n=N。4.根據權利要求3所述的相位時鐘發生器，其中在保持輸入值順序的同時，以循環的形式將所述"n"重複地輸入至所述方程式。5.根據權利要求1所述的相位時鐘發生器，其中形成"第2行X每個列"的所述電晶體的柵極端基於方程式PB[2n-l]而接收經180度反相的不同類型的相位延遲信號，這裡的n是正整數，當11=1時，第l列在初始時接收經180度反相的相位延遲信號，從11=2開始，直至第N列的每個連續列接收經180度反相的相位延遲信號，並連續增加到i^N。6.根據權利要求5所述的相位時鐘發生器，其中在保持輸入值順序的同時，以循環的形式將所述"n"重複地輸入至所述方程式。7.根據權利要求l所述的相位時鐘發生器，其中形成"第3行X每個列"的所述電晶體的柵極端基於方程式P[2(n-1)]而接收不同類型的相位延遲信號，這裡的n是正整數，當n=l時，第1列在初始時接收所述相位延遲信號，從11=2開始，直至第N列的每個連續列接收所述相位延遲信號，並連續增加到I^N。8.根據權利要求7所述的相位時鐘發生器，其中在保持輸入值順序的同時，以循環的形式將所述"n"重複地輸入至所述方程式。9.根據權利要求7所述的相位時鐘發生器，其中形成"第4行X每個列"的所述電晶體的柵極端基於方程式PB[2n-l]而接收經180度反相的不同類型的相位延遲信號，這裡的n是正整數，當11=1時，第l列在初始時接收經180度反相的所述相位延遲信號，從11=2開始，直至第N列的每個連續列接收經180度反相的所述相位延遲信號，並連續增加到n=N。10.根據權利要求9所述的相位時鐘發生器，其中在保持輸入值順序的同時，以循環的形式將所述"n"重複地輸入至所述方程式。11.根據權利要求1所述的相位時鐘發生器，其中所述列數N是偶數。12.根據權利要求1所述的相位時鐘發生器，其中每列包括一個PMOS電晶體對和一個NMOS電晶體對，排列每列的4個電晶體，使得第一PMOS電晶體的源極連接至電力線，第二PMOS電晶體的源極連接至第一PMOS電晶體的漏極，第一NMOS電晶體的漏極連接至所述第二PMOS電晶體的漏極，所述第二NMOS電晶體的漏極連接至所述第一NMOS電晶體的源極，以及所述第二NMOS電晶體的源極連接至所述地線。13.根據權利要求1所述的相位時鐘發生器，其中在所述電晶體的總數滿足用於所述4XN矩陣的電晶體數目的條件下，通過調節所述時鐘信號的頻帶，使得所述NMOS電晶體對的數目與所述PMOS電晶體對的數目成反比。14.根據權利要求1所述的相位時鐘發生器，其中在所述電晶體的總數滿足用於所述4XN矩陣的電晶體數目的條件下，所述NMOS電晶體對的數目與PMOS電晶體對的數目的比值不是1:1。15.根據權利要求14所述的相位時鐘發生器，其中所述比值是1:3，其提供的輸出佔空比為25比75。16.根據權利要求15所述的相位時鐘發生器，其中排列所述電晶體，使得其第一列包括第一列PMOS電晶體對和第一列NMOS電晶體對，第二列僅包括第二列PMOS電晶體對，第三列僅包括第三列PMOS電晶體對。全文摘要本發明公開一種相位時鐘發生器。相位時鐘發生器可包括電晶體和緩衝器。電晶體連接在電力線和地線之間，並且設置成4×N矩陣的形式，以通過它們的柵極端接收多個相位延遲信號。4個電晶體可形成在電力線和地線之間的單元列。從地線到電力線，單元列的首先兩個電晶體提供NMOS電晶體對，其次兩個電晶體提供PMOS電晶體對。緩衝器連接至設置在形成單元列的NMOS電晶體對和PMOS電晶體對之間的線，以發送時鐘信號。本發明的相位時鐘發生器能夠在採用更小數目電晶體的同時基於高頻特徵生成時鐘信號。文檔編號H03K5/156GK101388659SQ200810149149公開日2009年3月18日申請日期2008年9月12日優先權日2007年9月14日發明者金泰逵申請人:東部高科股份有限公司