電壓控制振蕩電路的製作方法

2023-04-30 21:16:41

專利名稱：電壓控制振蕩電路的製作方法
技術領域：
本發明涉及到一種在半導體集成電路中可通過控制電壓改變振蕩 頻率的電壓控制振蕩電路。
背景技術：
一直以來，作為生成數字波形的電路，普遍使用電壓控制振蕩電 路(以下稱為VCO)。尤其是作為同步型LSI的內部時鐘生成用的PLL (Phase Locked Loop,鎖相環路)，廣泛使用應用了圖8A及8B所示的差動延遲元件 的圖9結構的VCO (例如參照William J.Dally、 John W. Poulton著、 黑田忠廣翻譯的^夕》〉7亍厶工學基礎編"，丸善，2003年 3月30日發行，第747頁)。在上述差動延遲元件中，輸入了偏壓信號NBIAS的N溝道型MOS 電晶體N100作為流入恆定電流I的電源使用。並且，在該差動延遲元 件中，輸入了偏壓信號PBIAS的P溝道型MOS電晶體P100和P101、 及與該MOS電晶體P100和P101 二極體連接的P溝道型MOS電晶體 P102和P103並聯連接。該並聯電路形成電阻值R的電阻。上述圖9所示的VCO以使差動節點(振蕩波形的最大值及最小值 中的折返點)之間為振幅Rl (=VDD-Vlow， VDD是輸出波形中的最 大電壓、即電源電壓，Vlow是輸出波形中的最小電壓)進行動作。調整上述偏壓信號NBIAS及PBIAS，主要通過控制電流值I變更 差動延遲元件的傳送時間(即延遲時間)，改變VCO的振蕩頻率。如圖IO所示的動作波形，從各差動延遲元件10K108輸出的信號 CT1 CT8及CB1 CB8在下一級的差動延遲元件中依次延遲的同時被 傳送，從而可在頻率穩定的鎖定狀態下，對信號CT8生成具有信號CT4 為90°、信號CB8為180°、信號CB4為270。的相位差的多相時鐘信號。並且，相鄰的差動延遲元件之間的輸出的相位差是22.5° (360°/16)，通過內插該相位差，可以容易地生成使與PLL的基準時 鐘不同的信號同步的多相時鐘。但是，上述VCO因以下原因可能出現各差動延遲元件之間的相位 差偏離設計值的誤振蕩狀態。艮卩，圖8A及圖8B所示的各差動延遲元件(圖9的101 108)與 相鄰的其他差動延遲元件的相位差較小，因此除了較弱的反饋外，不 會對輸出端子的OUTP及OUTM的電壓反饋。因此，如圖11所示，在串聯連接形成VCO的差動延遲元件 (101~108)中，偶數的CTi、 CBi (i=2，4,6,8)的信號波形全部為同一 相位，奇數的CTj、 CBj (j=l,3，5,7)的信號波形全部與偶數的CTi、 CBi的信號波形反相，存在這種亞穩狀態(第l問題點)。上述現象尤其在為了將VCO的動作頻率控制得較低而降低偏壓 信號、降低差動延遲元件的增益時易於發生。在該誤振蕩狀態下，VCO 無法生成並輸出作為設計值所需的多相時鐘。即，相鄰的差動延遲元 件的相位逐個偏離180°，成為無法滿足正常時相鄰的差動延遲元件之 間的相位差22.5。的狀態。並且，VCO有可能變為圖12所示的亞穩振蕩狀態，該誤振蕩狀態是CTi (i是偶數)和CBi全部變為"L"電平的低壓電平Vlow、 CTj (j是奇數)和CBj全部變為"H"電平(VDD)的高壓電平Vlow的 狀態(第2問題點)。這種情況下，和圖ll時一樣，無法生成所需的多相時鐘，不易於 從亞穩狀態脫離，難於恢復到正常的振蕩狀態。發明內容本發明鑑於以上情況而產生，其目的在於提供一種可檢測出動作 變為誤振蕩狀態或亞穩狀態、並可以脫離誤振蕩狀態或亞穩狀態而成 為正常振蕩狀態的VCO。本發明的電壓控制振蕩電路是差動環形振蕩器型的電壓控制振蕩 電路，具有多個差動延遲元件，該差動延遲元件具有一對差動輸入端 子、 一對差動輸出端子、及偏壓輸入端子，並向上述一對差動輸入端 子輸入彼此反相的時鐘信號，所述電壓控制振蕩電路中，在上述差動 輸入端子及差動輸出端子中級聯連接上述多個差動延遲元件，通過施 加到上述偏壓輸入端子的偏壓來控制流入到上述差動延遲元件中的電 流量，從而控制上述時鐘信號的延遲量，該電壓控制振蕩電路的特徵 在於，還具有相位檢測部，與上述多個差動延遲元件中的一個檢測用差動延遲元件的上述差動輸出端子連接，通過比較上述差動輸出端 子的輸出電壓、及被設定為檢測異常動作的電壓的參考電壓，檢測異 常振蕩並輸出檢測信號；和交叉耦合電路，設置在各個上述差動延遲 元件中並且與上述相位檢測部連接，當輸入上述撿測信號時，放大上 述一對差動輸出端子之間的電位差。根據本發明，成為一對差動輸出CTi、 CBi (i是偶數)全部為相 同相位、一對差動輸出CTj、 CBj (j是奇數)全部為和差動輸出CTi、CBi反相的亞穩狀態，在無法生成正常的多相時鐘時，通過檢測信號驅 動交叉耦合電路，正反饋一對差動輸出中的微小的電壓差，使一對差 動輸出為不穩定狀態。這樣一來，可恢復到正常的振蕩模式，因此可 提供一種動作頻率範圍大的、穩定的電壓控制振蕩電路。


圖1A是表示本發明的第一實施方式的VCO的電路圖。 圖IB是表示本發明的第一實施方式的相位檢測部的電路圖。 圖2A是表示圖1A所示的差動延遲元件的電路構成的電路圖。 圖2B是表示圖1A所示的差動延遲元件的電路圖。 圖3是表示圖1B所示的相位檢測部的電路構成的電路圖。 圖4是表示圖1A所示的VCO的動作的波形圖。 圖5A是表示本發明的第二實施方式的VCO的電路圖。 圖5B是表示本發明的第二實施方式的VCO的電路圖。 圖6是表示圖5A所示的相位檢測部的電路構成的電路圖。 圖7是表示圖5A所示的VCO的動作的波形圖。 圖8A是表示現有的差動延遲元件的電路構成的電路圖。 圖8B是表示現有的差動延遲元件的電路圖。 圖9是表示使用圖8B所示的差動延遲元件形成的VCO的構成的 電路圖。圖10是表示VCO的正常振蕩狀態的動作的波形圖。 圖11是表示現有的VCO中的誤振蕩狀態(第1問題點)的動作 的波形圖。圖12是表示現有的VCO中的亞穩狀態(第2問題點)的動作的 波形圖。
具體實施方式
(第一實施方式)以下參照

本發明的第一實施方式下的差動環形振蕩器型 的電壓控制振蕩電路(以下稱VCO)。屈1A是表示該第一實施方式下的差動延遲元件l、 2、 3、 4、 5、 6、 7、 8級聯連接的差動環形振蕩 器構成示例的框圖。各差動延遲元件1~8中，彼此反相的時鐘信號作 為差動信號從前級輸入。各差動延遲元件1~8使該時鐘信號延遲預定 的延遲量，對下一級輸出差動信號，並輸出和延遲量對應的多相時鐘。在該圖中，在各差動延遲元件中輸入偏壓PBIAS及NBIAS。將差 動輸出元件n的第一差動輸出端子標記為CTOn、將第二差動輸出端子 標記為CBOn、將第一差動輸入端子標記為CTIn、將第二差動輸入端 子標記為CBIn。差動延遲元件1 8中，差動輸出端子CTOi(i是偶數， 在本實施方式中為2，4，6)連接到下一級差動輸入端子CTIj (j是奇數， 在本實施方式中是1,3，5，7)，差動輸出端子CBOi連接到下一級的差動 輸入端子CBIj。通過調整上述偏壓PBIAS及NBIAS控制流入到差動 延遲元件的電流，以成為和動作頻率對應的延遲量。環形振蕩器的級聯連接的最終級的差動延遲元件8的差動輸出端 子CT08連接到初級的差動輸入端子CBIO，差動輸出端子CB08連接 到初級的差動輸入端子CTIO。從差動輸出端子CTOl、 CT02、 CT03、 CT04、 CT05、 CT06、 CT07、 CT08分別輸出差動信號CT1、 CT2、 CT3、 CT4、 CT5、 CT6、 CT7、 CT8。並且，從差動輸出端子CBOl、 CB02、 CB03、 CB04、 CB05、 CB06、 CB07、 CB08分別輸出差動信號CB1、 CB2、 CB3、 CB4、 CB5、 CB6、 CB7、 CB8。上述差動延遲元件1~8通過控制電壓改變延遲量。8級差動延遲 元件1 8級聯連接，最終級的差動延遲元件8的差動輸出CT08 (及 CB08)與初級的差動延遲元件1的差動輸入CBI1 (CTI1)的相位一 致地連接。因此，從各差動延遲元件1~8輸出的多相時鐘中，同一周 期的時鐘通過各差動延遲元件被延遲並被依次傳遞，從而成為每1/8周 期移動偏離的8相的多相時鐘。參照圖1B，相位檢測部IO檢測分別輸入到差動延遲元件1的差動輸入CTI1及Cmi的差動信號CT8、 CB8的相位是否一致，當檢測 為一致時輸出檢測信號ALB。接著參照圖2A詳細說明圖1A的差動延遲元件1~8的結構。圖2A 是說明圖1A中的差動延遲元件的電路構成示例的概念圖，圖2B是表 示圖1A中的差動延遲元件的標記的概念圖。在以下說明中，以差動延 遲元件1為代表進行說明，但其他差動延遲元件2~8也具有同樣的結 構。在圖2A中，差動延遲元件l包括N溝道型MOS電晶體N1、 N2及N3; P溝道型MOS電晶體Pl、 P2、 P3、 P4;交叉耦合電路20。MOS電晶體Pl是柵極與漏極連接的二極體連接，與MOS電晶體 P2並聯連接，源極與電源(VDD)的配線連接，漏極與差動輸出CTOl (i或j)連接。MOS電晶體P2中，在柵極施加偏壓PBIAS，源極與電源的配線 連接，漏極與差動輸出CTOl連接。通過上述MOS電晶體Pl及MOS電晶體P2，形成作為差動晶體 管的M0S電晶體N1的負荷。MOS電晶體P4大小和MOS電晶體Pl相同，是柵極與漏極連接 的二極體連接。MOS電晶體P4與MOS電晶體P3並聯連接，源極與 電源配線連接，漏極與差動輸出CBOl連接。MOS電晶體P3大小和MOS電晶體P2相同，在柵極施加偏壓 PBIAS，源極與龜源的配線連接，漏極與差動輸出CB01連接。通過上述MOS電晶體P3及MOS電晶體P4，形成作為差動晶體 管的MOS電晶體N2的負荷。MOS電晶體Nl中，漏極與差動輸出CTOl連接，柵極與差動輸 入CBI1連接。MOS電晶體N2是和MOS電晶體Nl相同大小的電晶體，漏極與 差動輸出CBOl連接，柵極與差動輸出CTI1連接。MOS電晶體N3中，源極接地，在柵極施加偏壓NBIAS，漏極連 接到MOS電晶體Nl及N2的源極。交叉耦合電路20由P溝道型MOS電晶體P5、 P6、 P7、 P8構成。MOS電晶體P5中，源極與電源的配線連接，柵極與作為差動延 遲元件1的差動輸出對中的一個的差動輸出CBOl連接。MOS電晶體P6中，源極與MOS電晶體P5的漏極連接，在柵極 施加檢測信號ALB，漏極與作為差動延遲元件1的差動輸出對中的另 一個的差動輸出CTOl連接。MOS電晶體P7大小和MOS電晶體P5相同，源極與電源的配線 連接，柵極與作為差動延遲元件1的差動輸出對中的另一個的差動輸 出CTOl連接。MOS電晶體P8大小和MOS電晶體P6相同，源極與MOS晶體 管P7的漏極連接，在柵極施加檢測信號ALB，漏極與作為差動延遲元 件1的差動輸出對中的一個的差動接著參照圖3說明作為本發明的特徵結構的相位檢測部10的構 成。圖3是表示圖IB中的相位檢測部10的詳細結構示例的概念圖。相位檢測部10具有檢測出提前作為檢測對象設定的差動延遲元件的差動輸出對的差動信號的相位差的功能，包括檢測電路21 (差動元件)、參考電壓生成電路22、 Vlow生成電路23、比較器24、計 時電路25。檢測電路21生成由差動輸出對的差動信號的相位差產生的電壓， 將檢測結果作為差動電壓輸出到上述比較器24的非反轉輸入端子。參考電壓生成電路22生成用於與上述差動電壓比較的閾值電壓、 即設定為檢測異常動作的電壓的參考電壓，並輸出到比較器24的反轉 輸入端子。Vlow生成電路23生成差動信號振幅中的最低電壓Vlow，用於使 參考電壓生成電路22生成閾值電壓。比較器24比較輸入到非反轉輸入端子的差動電壓、及輸入到反轉 輸入端子的閾值電壓，檢測出差動輸出對中的差動信號的相位差。在 本實施方式中，當差動電壓超過閾值電壓時，判斷產生"問題點l"的 誤振蕩狀態。以下詳細說明相位檢測部10的各電路的構成。檢測電路21由N溝道型MOS電晶體Nll、 N12及N13，以及P 溝道型MOS電晶體Pll、 P12、 P13、 P14構成，是和圖2A的差動延 遲元件相同的構成(包括在對應的電路構成中配置在同樣位置的晶體 管的電晶體大小)，不同點在於沒有交叉耦合電路20，以及差動輸出 通過連接點NDET短路。MOS電晶體Pll中，是柵極和漏極連接的二極體連接.，與MOS電晶體P12並聯連接，源極與電源配線連接，漏極和連接點NDET連 接。MOS電晶體P12中，在柵極施加偏壓PBIAS，源極與電源的配線 連接，漏極與連接點NDET連接。通過上述MOS電晶體Pll及MOS電晶體P12形成作為差動晶體 管的MOS電晶體Nll的負荷。MOS電晶體P14是柵極和漏極連接的二極體連接，與MOS晶體 管P13並聯連接，源極與電源配線連接，漏極與連接點NDET連接。MOS電晶體P13中，在柵極施加偏壓PBIAS，源極與電源的配線 連接，漏極與連接點NDET連接。通過上述MOS電晶體P13及MOS電晶體P14形成作為差動晶體 管的MOS電晶體N12的負荷。MOS電晶體Nil中，漏極與連接點NDET連接，柵極與差動輸 入CBI0連接。MOS電晶體N12中，漏極與連接點NDET連接，柵極與差動輸 入CTIO連接。MOS電晶體N13中，源極接地，在柵極施加偏壓NBIAS，漏極 與MOS電晶體Nil及N12的源極的連接。通過上述結構，在本實施方式中，成為差動信號CB8輸入到差動輸入CBIO、差動信號CT8輸入到差動輸入CTIO的構成，因此誤振蕩 狀態和正常振蕩狀態下的差動電壓不同。艮P,誤振蕩狀態下，差動信號CB8及差動信號CT8的相位越接近 同一狀態，連接點NDET的電壓、即差動電壓越高，在通常動作下， 差動信號CB8及差動信號CT8的相位越接近偏離180。的狀態，差動電 壓越低。因此，圖1A的VCO變為誤振蕩狀態時，差動信號CT8及 CB8變為同相位下的振蕩，檢測電路21中的差動電壓在與從差動延遲 元件1的差動輸出對輸出的差動信號CT1及CB1相同的振幅下振蕩。參考電壓生成電路22由N溝道型MOS電晶體N21、N22及N23， 和p溝道型MOS電晶體P21、 P22、 P23、 P24構成，是與圖2A的差動延遲元件相同的構成(包括在對應的電路構成下配置在同樣的位置 的電晶體的電晶體大小)，不同點在於沒有交叉耦合電路20，以及差 動輸出通過連接點NREF短路。MOS電晶體P21中，是柵極和漏極連接的二極體連接，與MOS 電晶體P22並聯連接，源極與電源配線連接，漏極和連接點NREF連接。MOS電晶體P22中，在柵極施加偏壓PBIAS，源極與電源的配線 連接，漏極與連接點NREF連接。通過上述MOS電晶體P21及MOS電晶體P22形成作為差動晶體 管的MOS電晶體N21的負荷。MOS電晶體P24是柵極和漏極連接的二極體連接，與MOS晶體 管P23並聯連接，源極與電源配線連接，漏極連接點NREF連接。MOS電晶體P23中，在柵極施加偏壓PBIAS，源極與電源的配線連接，漏極與連接點NREF連接。通過上述MOS電晶體P23及MOS電晶體P24形成作為差動晶體 管的MOS電晶體N22的負荷。MOS電晶體N21中，漏極與連接點NREF連接，向柵極施加電源 電壓VDD。MOS電晶體N22中，漏極與連接點NREF連接，向柵極施加Vlow 生成電路23輸出的最低電壓Vlow (與連接點N0連接)。MOS電晶體N23中，源極接地，在柵極施加偏壓NBIAS，漏極 與MOS電晶體N21及N22的源極連接。通過上述結構，參考電壓生成電路22相對於檢測電路21，雖然 負荷值相同，但對MOS電晶體N22的柵極施加Vlow，因此流入到MOS 電晶體N23的電流定標為MOS電晶體N13的1/2。其中，如果流入到 參考電壓生成電路22的電流未定標，則連接點NREF的電壓變為VDD 和Vlow的中間電壓"VDD- (VDD-Vbw) /2"。在本實施方式中，流 入到MOS電晶體N23的電流定標為MOS電晶體N13的1/2,因此連 接點NREF的電壓、即閾值電壓為"VDD- (VDD-Vlow) /4"，在正 常振蕩時，對於從檢測電路21輸出的差動電壓"VDD- (VDD-Vlow) /2"，以"(VDD-Vlow) /4"的電壓作為邊界。但只要具有不產生錯 誤動作的邊界，也可將該"VDD- (VDD-Vlow) /4"以外的電壓作為 閾值電壓。即，上述邊界也可通過差動輸出對中的差動信號之間允許 的相位差，將定標比(電流比)設定為最佳值。Vlow生成電路23由N溝道型MOS電晶體N31和N33，以及P 溝道型MOS電晶體P31、 P32構成，是和圖2A的差動延遲元件單側 的負荷及差動電晶體的組合相同的構成(包括在對應的電路構成中配置在同樣位置的電晶體的電晶體大小)。MOS電晶體P32是柵極連接到漏極的二極體連接，與MOS晶體 管P31並聯連接，源極連接到電源的配線，漏極連接到連接點NO。MOS電晶體P31中，在柵極施加偏壓PBIAS，源極連接到電源的 配線，漏極連接到連接點NO。通過上述MOS電晶體P31及MOS電晶體P32形成作為差動晶體 管的MOS電晶體N31的負荷。MOS電晶體N31中，漏極和連接點NO連接，向柵極施加電源電 壓VDD。MOS電晶體N33中，源極接地，向柵極施加偏壓NBIAS，漏極 連接到MOS電晶體N31的源極。通過上述構成，負荷是1/2，對MOS電晶體N31的柵極施加差動 信號的振幅中的最大電壓、即和輸入VDD時一樣，施加VDD，因此 Vlow生成電路23對連接點N0輸出最低電壓Vlow (最大電壓)。計時電路25在將從"L"電平轉換到"H"電平的上升邊沿輸入 到輸入端子後，使輸出端子的電壓從"H"電平轉換到"L"電平，在 將從"H"電平轉換到"L"電平的下降邊沿輸入到輸入端子後，將該 邊沿作為觸發，在提前設定的設定時間T的期間內，使輸出端子的電 壓維持"L"電平狀態。並且，在上述設定時間內，當輸入了新的上升 邊沿時，在該時刻下重置計數器，重新開始時間計數。艮口，計時電路25在將上升邊沿輸入到輸入端子時，使輸出端子的 電壓從"H"電平變化為"L"電平，之後當將下降邊沿輸入到輸入端子時，開始時間計數，當計數的時間變為設定時間時，使輸出端子的 電壓從"L"電平改變為"H"電平。接著參照圖3及圖4說明第一實施方式中的VCO的動作。圖4是 表示第一實施方式中的VCO的動作的波形圖。在以下說明中，本實施方式的VCO在時刻t0下，變為誤振蕩狀 態。因此，VCO在誤振蕩狀態的頻率下振蕩。在時刻tl下，比較器24檢測出變為誤振蕩狀態的最初的周期下 的差動電壓的峰值(振幅的最大電壓)超過閾值電壓，並將"H"電平 的脈衝輸出到計時電路25。這樣一來，計時電路25，與上升邊沿同步地使檢測信號ALB從"H" 電平變化到"L"電平。檢測信號ALB變為"L"電平、MOS電晶體P6及P8變為導通狀 態，從而使交叉耦合電路20激活。這樣一來，對各差動延遲元件中的 差動輸出對CTO (1~8) 、 CBO (1~8)雙方進行正反饋。其結果是，在差動輸出CTO (1~8)和差動輸出CBO (1~8)中， 在VDD中穩定的差動信號CT (1 8)和差動信號CT (1~8)變為不穩 定的狀態，從亞穩狀態的同相位逐漸變化為具有相位差的狀態。並且，在時刻t2下，計時電路25通過輸入下降邊沿而開始時間 計數。在時刻t3下，VCO未從亞穩狀態完全脫離，使差動輸出CTOl (及 2~8)和差動輸出CBOl (及2 S)以同樣的相位振蕩。因此，比較器24檢測出下一周期的差動信號的峰值超過閾值電壓，並將"H"電平的脈衝輸出到計時電路25。計時電路25通過新的"H"電平脈衝的上升邊沿重置計數的時間， 開始新的計數，因此將檢測信號ALB在"L"電平狀態下繼續輸出。在時刻t4下，在差動輸出CTO和差動輸出CBO中，同相位的差 動信號CT和差動信號CB變為不穩定的狀態，從亞穩狀態的同相位逐 漸變化到具有相位差的狀態，因此誤振蕩狀態下的振蕩頻率開始產生 變化。但是，和時刻t4一樣，VCO沒有從亞穩狀態完全脫離，在各差動 延遲元件中，使差動輸出CTO和差動輸出CBO以同樣的相位振蕩。因此，比較器24檢測出下一周期的差動信號的峰值超過閾值電 壓，並將"H"電平的脈衝輸出到計時電路25。在時刻t5下，從亞穩狀態的同相位向具有相位差的狀態變化，計 時電路25通過新輸入下降邊沿，重置時間的計數結果，重新開始時間 的計數，因此依然將檢測信號ALB以"L"電平輸出。在時刻t6下，VCO轉換到正常的振蕩狀態。在時刻t7下，計時電路25因計數結果超過設定時間T，而使檢測 信號ALB從"L"電平轉換到"H"電平。這樣一來，交叉耦合電路20中，MOS電晶體P6及P8變為截止 狀態，從激活狀態轉換到非激活狀態。艮卩，通過上述延遲時間，比較器24無法檢測出相位差後，直到充分恢復到正常狀態為止，激活交叉耦合電路20，正反饋差動延遲元件的差動輸出對的不穩定狀態，轉換到不同的相位(即180。不同的相位)。通過上述動作，根據本實施方式的VCO，當變為從差動延遲元件 的差動輸出對輸出的差動信號的相位變得相同的誤振蕩狀態時，激活 交叉耦合電路20，通過正反饋差動延遲元件的差動輸出對的不穩定狀 態，可恢復到正常振蕩狀態。並且在本實施方式中，為了便於說明，以閾值電壓為"VDD-(VDD-Vlow) /4"進行了說明，但如上所述，可通過實驗測定將電流 的定標比從1/2設定為最佳值。並且，在正常振蕩狀態下的動作中，防止以下情況通過在檢測 電路21的連接點NDET產生的失靈等從比較器24輸出噪聲，計時電 路25誤動作，從而交叉耦合電路20動作。因此，也可是在比較器24 的輸出端子和鎖存器26的設置端子S之間插入低通濾波器的結構。並且，在檢測信號ALB為"L"電平和"H"電平的狀態下，交 叉耦合電路20變為激活或非激活的狀態，因此各差動延遲元件的延遲 元件變化，差動信號的傳送時間變得不同。因此，當交叉耦合電路20非激活時，為了防止傳送時間劇烈變動 並脫離鎖定的頻率，使檢測信號ALB從"L"電平轉換到"H"電平時， 具有坡度地逐漸進行轉換的結構是有效的。(第二實施方式)接著參照

本發明的第二實施方式下的差動環形振蕩器型 電壓控制振蕩電路(以下稱為VCO)。圖5A是表示該第二實施方式 下的差動環形振蕩器的構成的概念圖，與第一實施方式具有同樣結構 的差動延遲元件l、 2、 3、 4、 5、 6、 7、 8級聯連接。第二實施方式和第一實施方式的不同點在於，取代第一實施方式 中的相位檢測部10而設置圖5B及圖6所示的相位檢測部50。以下參照圖6說明該不同的相位檢測部5 0的構成。在圖6的相位檢測部50中，參考電壓生成電路22及Vlow生成電 路23具有和第一實施方式中的同一標記相同的結構。並且，檢測電路41及檢測電路51也和第一實施方式的檢測電路 21具有相同的結構，配置在各對應位置上的MOS電晶體的電晶體大小 也同樣。檢測電路41生成由差動信號CT4及CT8、即偶數的差動延遲元 件的差動信號的相位差產生的電壓，將檢測結果作為差動電壓D1輸出 到上述比較器24的非反轉輸入端子。檢測電路51生成由差動信號CT1及CT5、即奇數的差動延遲元 件的差動信號的相位差產生的電壓，將檢測結果作為差動電壓D2輸出 到上述比較器24的非反轉輸入端子。其中，在差動輸出對中，偶數的差動延遲元件中的差動輸出端子 對CTOi、 CBOi (i為偶數)全部變為VDD而進入亞穩狀態時，奇數 的差動延遲元件中的差動輸出端子對CTOj、CBOj(j為奇數)變為Vlow (低電壓電平)，另一方面，偶數的差動延遲元件中的差動輸出端子 對CT0i、 CB0i (i為偶數)全部變為Vlow而進入亞穩狀態時，奇數 的差動延遲元件中的差動輸出端子對CTOj、CBOj(j為奇數)變為VDD。 也可對檢測電路41及51施加來自差動輸出端子CTO或CBO的任意 一個的差動信號，但在本實施方式中，作為一例使用差動輸出端子 CTO。以下詳細說明檢測電路41及檢測電路51的各電路的構成。檢測電路41由N溝道型MOS電晶體N41、 N42及N43，以及P 溝道型MOS電晶體P41、 P42、 P43、 P44構成，是和圖2A的差動延 遲元件相同的構成(包括在對應的電路構成中配置在同樣位置的晶體 管的電晶體大小)，不同點在於沒有交叉耦合電路20，以及差動輸出 通過連接點NDET2短路。MOS電晶體P41中，是柵極和漏極連接的二極體連接，與MOS 電晶體P42並聯連接，源極與電源配線連接，漏極和連接點NDET2連 接。MOS電晶體P42中，在柵極施加偏壓PBIAS，源極連接到電源的 配線，漏極連接到連接點NDET2。通過上述MOS電晶體P41及MOS電晶體P42形成作為差動晶體 管的MOS電晶體N41的負荷。MOS電晶體P44是柵極和漏極連接的二極體連接，與MOS晶體 管P43並聯連接，源極與電源配線連接，漏極連接到連接點NDET2。MOS電晶體P43中，在柵極施加偏壓PBIAS，源極連接到電源的 配線，漏極連接到連接點NDET2。通過上述MOS電晶體P43及MOS電晶體P44形成作為差動晶體 管的MOS電晶體N42的負荷。MOS電晶體N41中，漏極連接到連接點NDET2，柵極連接到差 動輸入CBIOl。MOS電晶體N42中，漏極連接到連接點NDET2,柵極連接到差 動輸入CTIOl。MOS電晶體N43中，源極接地，在柵極施加偏壓NBIAS，漏極 連接到MOS電晶體N41及N42的源極。檢測電路51由N溝道型MOS電晶體N51、 N52及N53，以及P 溝道型MOS電晶體P51、 P52、 P53、 P54構成，是和圖2A的差動延 遲元件相同的構成(包括在對應的電路構成中配置在同樣位置的晶體 管的電晶體大小)，不同點在於沒有交叉耦合電路20,以及差動輸出 通過連接點NDET3短路。MOS電晶體P51，是柵極和漏極連接的二極體連接，與MOS晶 體管P52並聯連接，源極與電源配線連接，漏極和連接點NDET3連接。MOS電晶體P52中，在柵極施加偏壓PBIAS，源極連接到電源的 配線，漏極連接到連接點NDET3。通過上述MOS電晶體P51及MOS電晶體P52形成作為差動晶體 管的MOS電晶體N51的負荷。MOS電晶體P54是柵極和漏極連接的二極體連接，與MOS晶體 管P53並聯連接，源極與電源配線連接，漏極連接到連接點NDET3。MOS電晶體P53中.，在柵極施加偏壓PBIAS，源極連接到電源的 配線，漏極連接到連接點NDET3。通過上述MOS電晶體P53及MOS電晶體P54形成作為差動晶體 管的MOS電晶體N52的負荷。MOS電晶體N51中，漏極連接到連接點NDET3,柵極連接到差 動輸入CBI02。MOS電晶體N52中，漏極連接到連接點NDET3，柵極連接到差 動輸入CTI02。MOS電晶體N53中，源極接地，在柵極施加偏壓NBIAS，漏極 連接到MOS電晶體N51及N52的源極。通過上述結構，在本實施方式的檢測電路41中，是差動信號CT4 輸入到差動輸入CBIOl、差動信號CT8輸入到差動輸入CTI01的結構， 因此在變為亞穩狀態時，偶數的差動輸出固定在Vlow的情況下，連接 點NDET2的電壓變為VDD，偶數的差動輸出以"H"電平固定時，連 接點NDET2的電壓為Vlow。並且，在本實施方式的檢測電路51中，是差動信號CT5輸入到 差動輸入CBI02、差動信號CT1輸入到差動輸入CTI02的結構，因此 在變為亞穩狀態時，奇數的差動輸出固定在Vlow的情況下，連接點 NDET3的電壓變為VDD，奇數的差動輸出以VDD固定時，連接點 NDET3的電壓為Vlow。這樣一來，通過檢測電路41及51，即使奇數及偶數的差動延遲 元件在任一電壓狀態下變為亞穩狀態，也可檢測出來。比較器44向反轉輸入端子輸入來自參考電壓生成電路22的閾值 電壓，非反轉輸入端子經電阻43連接到連接點NDET2。並且，在比較器44的非反轉輸入端子和接地點之間插入電容42。 即，為了防止正常振蕩時在連接點NDET2中產生的失靈等噪聲輸入到 非反轉輸入端子，通過上述電阻43和電容42，形成低通濾波器。並且，比較器44比較輸入到非反轉輸入端子的差動電壓Dl及輸入到反轉輸入端子的閾值電壓，當差動電壓D1超過閾值電壓時，輸出 "H"電平的信號DH1。比較器54向反轉輸入端子輸入來自參考電壓生成電路22的閾值 電壓，非反轉輸入端子經電阻53連接到連接點NDET3。並且，在比較器54的非反轉輸入端子和接地點之間插入電容52。 即，為了防止正常振蕩時在連接點NDET3中產生的失靈等噪聲輸入到 非反轉輸入端子，通過上述電阻53和電容52，形成低通濾波器。並且，比較器54比較輸入到非反轉輸入端子的差動電壓D2及輸 入到反轉輸入端子的閾值電壓，當差動電壓D2超過闡值電壓時，輸出 "H"電平的信號DH2。或非(NOR)電路30，在從任意的輸入均是"L"電平的狀態開 始輸入了 "H"電平的信號DH1或信號DH2的任意一個時，使輸出端 子的電壓從"L"電平變為"H"電平。計時電路25以從或非電路30輸入的上升邊沿作為觸發，開始計 時動作。接著參照圖5、圖6及圖7說明第二實施方式中的VCO的動作。 圖7是表示第二實施方式中的VCO的動作示例的波形圖。在以下說明中，本實施方式的VCO在時刻t10下變為亞穩狀態。 由於VCO為亞穩狀態，因此不進行振蕩動作。在該時刻t10下，例如當振蕩信號CT8及CT4均變為Vlow時，差動電壓D1變為VDD，振蕩信號CT1及CT5均變為VDD時，差動 電壓D2變為Vlow。在時刻tll下，低通濾波器中的電容42被充電，VDD輸入到比較 器44的非反轉輸入端子。這樣一來，比較器24檢測到輸入到非反轉輸入端子的差動信號 DI超過輸入到反轉輸入端子的閾值電壓，將輸入端子的電壓從"L" 電平變為"H"電平。在此，由於在一個輸入端子中輸入"H"電平的信號(信號HD1)， 因此或非電路30使輸出端子的電壓從"L"電平變為"H"電平。其結果是，計時電路25通過將上升邊沿輸入到輸入端子，而與其 同步地將輸出端子的電壓、即檢測信號ALB從"H"電平變為"L"電 平。通過檢測信號ALB變為"L"電平、MOS電晶體P6及P8變為導 通狀態，交叉耦合電路20被激活。這樣一來，對各差動延遲元件中的 差動輸出對CTO (1~8) 、 CBO (1~8)雙方施加正反饋。其結果是，在差動輸出CTO (1~8)和差動輸出CBO (1~8)中， 在VDD中穩定的差動信號CT (1~8)和差動信號CB (1 8)變為不穩 定的狀態，從亞穩狀態的同相位逐漸變為具有相位差的狀態。即，變 為CTi及CBi、和CTj及CBj分別變為反相、信號依次傳送的狀態。並且，在時刻tl2下，VDD轉換為正常的振蕩狀態。在該狀態下， 連接端子NDET2的差動電壓Dl在同一周期中以中間相位振蕩，因此 比較器44的非反轉輸入端子的電壓通過電阻43及電容42的低通濾波 器，以"VDD- (VDD-Vlow) /2"變得基本恆定，低於閾值電壓"VDD-(VDD-Vlow) /4"。其結果是，比較器24在差動電壓D1為閾值電壓 以下時，使輸出端子的信號DH1從"H"電平變為"L"電平。並且，或非電路30向二個輸入端子雙方輸入"L"電平的信號， 因此使輸出從"H"電平轉換到"L"電平。這樣一來，計時電路25通過將下降邊沿輸入到輸入端子而開始時 間的計數。在時刻tl3下，計時電路25的計數結果超過設定時間，因此使檢 測信號ALB從"L"電平轉換為"H"電平。這樣一來，交叉耦合電路20中，MOS電晶體P6及P8變為截止 狀態，從激活狀態轉換到非激活狀態。通過向VCO設置上述第二實施方式和第一實施方式中的相位檢 測部10及50雙方，即，將比較器25、 41、 51的輸出分別連接到3輸 入的或非電路的輸入端子、將輸出端子連接到計時電路25的輸入端子， 從而可以容易地實現穩定動作的VCO。
權利要求
1.一種差動環形振蕩器型的電壓控制振蕩電路，具有多個差動延遲元件，該差動延遲元件具有一對差動輸入端子、一對差動輸出端子、及偏壓輸入端子，並向上述一對差動輸入端子輸入彼此反相的時鐘信號，所述電壓控制振蕩電路中，在上述差動輸入端子及差動輸出端子中級聯連接上述多個差動延遲元件，通過施加到上述偏壓輸入端子的偏壓來控制流入到上述差動延遲元件中的電流量，從而控制上述時鐘信號的延遲量，該電壓控制振蕩電路的特徵在於，還具有相位檢測部，與上述多個差動延遲元件中的一個檢測用差動延遲元件的上述差動輸出端子連接，通過比較上述差動輸出端子的輸出電壓、及被設定為檢測異常動作的電壓的參考電壓，檢測異常振蕩並輸出檢測信號；和交叉耦合電路，設置在各個上述差動延遲元件中並且與上述相位檢測部連接，當輸入上述檢測信號時，放大上述一對差動輸出端子之間的電位差。
2. 根據權利要求l所述的電壓控制振蕩電路，其特徵在於， 上述相位檢測部具有差動元件，上述差動元件具有一對差動輸入端子及短路的一對差動輸出端子，上述差動元件的上述一對差動輸入 端子分別和上述檢測用差動延遲元件的一對差動輸出端子連接， 上述相位檢測部還具有比較器，比較上述短路的一對差動輸出端子的電壓和參考電壓；和計時電路，以上述比較器輸出的脈衝作為觸發，僅在設定的期間 輸出上述檢測信號。
3. 根據權利要求l所述的電壓控制振蕩電路，其特徵在於，上述相位檢測部具有第一及第二差動元件，上述第一及第二差動 元件分別具有一對差動輸入端子及短路的一對差動輸出端子，上述多個差動延遲元件中相當於偶數號的二個檢測用差動延遲元件的上述差 動輸出端子的一個分別與上述第一差動元件的上述一對差動輸入端子 連接，上述多個差動延遲元件中相當於奇數號的二個檢測用差動延遲 元件的上述差動輸出端子的一個分別與上述第二差動元件的上述一對 差動輸入端子連接，上述相位檢測部還具有比較器，比較上述第一及第二差動元件的上述短路的一對差動輸 出端子的電壓和參考電壓；和計時電路，以上述比較器輸出的脈衝作為觸發，僅在設定的期間 輸出上述檢測信號。
4. 根據權利要求2或3所述的電壓控制振蕩電路，其特徵在於，具有參考電壓生成電路，該參考電壓生成電路具有差動元件，該 差動元件具有一對差動輸入端子及短路的一對差動輸出端子，上述一 對差動輸入端子的一個與電源連接，另一個與輸出電壓的最低電壓連 接，從上述電源的電壓減去將從上述電源的電壓減去上述最低電壓後的值乘以1/2得到的電壓，並將最終獲得的值作為上述參考電壓輸出。
5. 根據權利要求l所述的電壓控制振蕩電路，其特徵在於， 上述差動延遲元件具有第一NMOS電晶體，其漏極經第一負荷與電源連接，柵極與上述 一對差動輸出端子的任意一個連接；第二NMOS電晶體，其漏極經第二負荷與電源連接，柵極與上述 一對差動輸出端子的任意一個連接；和第三NMOS電晶體，其源極接地，漏極與上述第一及第二NMOS 電晶體的源極連接，在柵極施加第一偏壓。
6. 根據權利要求5所述的電壓控制振蕩電路，其特徵在於， 上述第一及第二負荷分別通過將二極體連接的第一 PMOS電晶體、及在柵極施加了第二偏壓的第二 PMOS電晶體並列連接而形成。
7.根據權利要求5所述的電壓控制振蕩電路，其特徵在於， 上述交叉耦合電路具有第三PMOS電晶體，其漏極與上述一對差動輸出端子的一個連接， 在柵極施加上述檢測信號；第四PMOS電晶體，其漏極與上述一對差動輸出端子的另一個連 接，在柵極施加上述檢測信號；第五PMOS電晶體，其源極與電源連接，柵極與上述一對差動輸 出端子的另一個連接，漏極與上述第三PMOS電晶體的源極連接；和第六PMOS電晶體，其源極與電源連接，柵極與上述一對差動輸 出端子的一個連接，漏極與上述第四PMOS電晶體的源極連接。
全文摘要
本發明的電壓控制振蕩電路是一種差動環形振蕩器型的電壓控制振蕩電路，將輸入彼此反相的差動的時鐘信號的差動延遲元件級聯連接，通過偏壓控制流入到差動延遲元件中的電流量，從而控制該差動的時鐘信號的延遲量，該電壓控制振蕩電路具有相位檢測部，通過比較任意一個差動延遲元件的差動輸出的輸出電壓、及被設定為檢測異常動作的電壓的參考電壓，檢測異常振蕩並輸出檢測信號；和交叉耦合電路，設置在各差動延遲元件上，當輸入了檢測信號時，放大差動輸出對之間的電位差。
文檔編號H03K3/023GK101252348SQ20081008076
公開日2008年8月27日 申請日期2008年2月18日 優先權日2007年2月20日
發明者高井康浩 申請人:爾必達存儲器株式會社