降低電子迴路中自舉點電壓的方法及利用前述方法的裝置的製作方法
2023-04-30 19:55:36
專利名稱：降低電子迴路中自舉點電壓的方法及利用前述方法的裝置的製作方法
技術領域：
本發明是關於一電子迴路，如移位寄存器電路，更是關於具有自舉點
(bootstrap point)的電子迴路。
背景技術：
移位寄存器一般用於驅動顯示面板，如薄膜電晶體液晶顯示(TFT-LCD) 面板。典型的TFT-LCD顯示面板中，多個像素乃編排成兩維數組。所述的像 素由多個數據線及多個柵極線組成。所述的數據線與柵極線分別連接至數據 源驅動器與柵極線驅動器。柵極線驅動器包括一移位寄存器模塊，其具有多 個移位寄存器單元彼此串聯，以致某移位緩存單元級的輸出端能連接至其後 移位緩存單元級的輸入端。移位暫存模塊中的各移位緩存單元的輸出端乃連 接至顯示面板的柵極線以連續驅動像素數組。移位暫存模塊中的所有移位緩 存單元連接至一頻率信號(CK)， 一互補或反相頻率信號(XCK)和一電源電壓 (VSS)。
圖1為一採用先前技術的移位寄存器(ShiftRegister/SR)電路。如圖1所示， 該移位暫存電路2包括四個電晶體Ql-Q4和一反相器20。該第一電晶體Ql 柵極耦接至反相頻率信號XCK，第一源極/漏極耦接至一前級移位緩存單元的 輸出端(N-1)。該反相器20的輸入端耦接至該第一電晶體Q1的第一源極/漏極。 第二電晶體Q2具有一柵極耦接至該第一電晶體Q1的第二源極/漏極； 一第一 源極/漏極耦接至頻率信號CK;以及一第二源極/漏極耦接至一輸出端N。該 第三電晶體Q3具有一柵極耦接至反相器20的輸出端； 一第一源極/漏極耦接 至該輸出端N;以及一第二源極/漏極耦接至電源電壓VSS。在圖l所示的移
位暫存電路中，A點介於第二電晶體Q2的柵極與第一電晶體Ql的第二源極 /漏極之間，該點即所謂的自舉點。該自舉點A和第二電晶體Q2的第二源極/ 漏極呈現電容性耦接如圖中電容C所示。
該移位暫存電路的操作說明如下。當一反相頻率信號XCK於一高電位， 該第一電晶體Ql被開啟。前級移位緩存單元(N-1)通過第一電晶體Ql輸出一 高電位使第二電晶體Q2幵啟。結果，輸出端(N)輸出一頻率信號至次級移位 緩存單元(N+1)。另外，該第四電晶體Q4被次級移位緩存單元(N+1)的輸出信
號所開啟。當該第四電晶體被開啟時，輸出端(N)輸出一低電位信號。
圖2為一時序圖，其表示相對於頻率信號CK、反相頻率信號XCK與自
舉點A電位，該本級N、前級N-1及次級N+1的移位寄存器的輸出端。
當該前級移位緩存單元的該輸出端輸出端(N-1)輸出一低電位信號至該反
相器20，該反相器輸出一高電位信號至該第三電晶體Q3。因此，該輸出端(N)
維持一低電位。
當該第一電晶體Q1於時間周期tl時幵啟，則自舉點A的電位與輸出信 號N約略等同(其間差值約為電晶體閾電壓，請見圖3)。當該反相頻率信號 XCK處於低電位，則該自舉點A進入一浮動態。依照饋穿壓降(feed-through voltage drop)理論，該柵極與該第二電晶體Q2的第一源極/漏極間的電壓差維 持穩定。當該頻率信號CK於時間周期t2時處於高電位，該自舉點A則處於 一更高的電位Vbl(請見圖3)。於時間周期t3間，該次級移位緩存單元的輸出 (N+l)為髙壓，而該自舉點A的電位於是放電至低電位。
如圖3所示，該自舉點A的電位等同時間周期t2時的Vbl，該Vbl給定 如下-
Vbl=2 X (VDD畫VSS)-Vth
其中VDD為該漏極電壓且其略同於CK於高電位時的電壓，而VDD又 比VSS為高。因為於時間周期t2時電位Vbl相對輸出端(N-1)的電位來得高， 該源/漏極電壓對該第一電晶體Ql產生一壓力。該高壓可破壞該第一電晶體
Ql而導致移位暫存電路中的電位漂移。
相同的，在電子迴路中，利用第一電晶體做開關以於一頻率周期中提供 第二電晶體的柵極一偏壓，並且用以於互補頻率周期中維持該柵極或該自舉 點的電荷及電位，其將使得該第一電晶體於互補頻率周期內原本已相對較高 的源/漏極電壓再被提高。該源/漏極電壓外加一高壓力於該第一 電晶體。
若能有一方法或裝置能降低自舉點的電位而使該第一電晶體的源漏電位 得以下降，將會是理想而有利的發明。
發明內容
移位暫存模塊中，其具有多個移位緩存單元編排成串接模式，本級移位 緩存單元自前級移位緩存單元接收輸出脈衝以產生本級的輸出脈衝。 一般來 說， 一第一電晶體耦接至前級移位緩存單元的輸出，其被當作一開關以接收 來自前級的輸出脈衝。當前級輸出脈衝抵達時，該電晶體即操作於導通態。 該前級輸出脈衝傳送至本級移位緩存單元的第二電體的柵極以致使該第二晶 體管進入導通態。在接收該輸出脈衝之後，該第一電晶體操作於非導通態且 一輸出脈衝產生於該本級移位緩存單元。當該本級移位緩存單元輸出一輸出 脈衝，該第一電晶體上的壓差不必要地提高，並對該第一電晶體產生一壓力。 本發明提供一方法及電路元件以降低當本級移位緩存單元輸出其輸出脈衝時 該第一電晶體其上的電壓。特別的是，本發明使用一放電電路耦接至該第二 電晶體的柵極以降低該第一電晶體其上的電壓差。
因此，本發明的第一面向為用於一電子迴路方法。本方法包括耦接一 放電元件至該電路部於該電路部的一耦接點上，其中該電路部於一第一時期 和接續該第一時期後的一第二時期中是可操作的，而該耦接點於該第一時期 具有一第一電位且於該第二時期具有一第二電位；通過該放電元件降低於該 第二時期中該耦接點上的該第二電位，其中該電路部包括 一輸入元件，可 操作於一連接狀態和一非連接態，以及一輸出元件，具有一輸出端和一柵極，
且於該電路部中的該耦接點上耦接至該輸入元件，其中當該電路部操作於該 第一時期時，則該輸入元件操作於該連接態，並通過該耦接點提供該輸出元 件的該柵極一偏壓，其中該偏壓大體上相等於該第一電位，而當該電路部操 作於該第二時期時，則該輸入元件操作於該非連接態，則該耦接點上的電位， 部分因為該輸出元件的輸出端上的一增加電位的原因，而從該第一電位增加 至該第二電位。
依照本發明的一實施例，該輸入元件包括一第一電晶體，而當該輸入元 件操作於該連接態，則該第一電晶體操作於一導通態，而當該輸入元件操作 於該非連接態，則該第一電晶體操作於一非導通態，而其中該輸出元件包括 一第二電晶體，其具有一源極/漏極耦接至該輸出端。
依照本發明的一實施例，該放電元件具有一第三電晶體，包括一第一源 極/漏極耦接至該耦接點、 一柵極耦接至該耦接點，以及一第二源極/漏極耦接 大體上相等於該第一電位的一參考電位，以使該第一時期維持該第一電位並 於該第二時期降低該第二電位。
依照本發明的一實施例，該第一電晶體包括一第一漏極/源極耦接至該耦 接點、 一第二漏極/源極耦接至一輸入端以接收一輸入電位，其大體上相等於 該第一吋期中的該第一電位，以及一柵極，耦接至一頻率信號以使該第一晶 體管在該第一時期中操作於該導通態。
依照本發明的另一實施例，該第一電晶體包括一第一漏極/源極耦接至該 耦接點、 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以接收一輸入電 位大體相等於該第一時期間的該第一 電位。
依照本發明的不同的實施例，該第一電晶體包括一第一漏極/源極耦接至 該耦接點、 一第二漏極/源極耦接至一頻率信號大體相等於該第一時期中的該 第一電位，以及一柵極，耦接至一輸入端以接收一輸入電位而使得該第一晶 體管於該第一時期間操作於該導通態。
本發明的第二面向為一電子迴路，其包括一輸入元件，可操作於一連接
態和一非連接態； 一輸出元件具有一輸出端和一柵極於一耦接點上耦接至該 輸入元件，以及一放電元件耦接至該耦接點，其中該電子迴路可操作於一第 一時期和接續該第一時期後的一第二時期，而其中於該第一時期，該輸入元 件操作於該連接態以通過該耦接點以提供一第一電位至該輸出元件的該柵 極，以及於該第二時期，該輸入元件操作於該非連接態，而在耦接點上的一 電位，部分因為該輸出元件的該輸出端上的一增加電位的原因，其從該第一 電位增加至一第二電位，且其中該放電元件乃用於降低該耦接點上於該第二 時期中的該第二電位。
依照本發明的一實施例，該輸入元件包括一第一電晶體。當該輸入元件 操作於該導通態時，該第一電晶體則操作於一導通態，而當該輸入元件操作 於一非導通態時，則該第一電晶體操作於一非導通態，而其中該輸出元件包 括一第二電晶體，其具有一源極/漏極耦接至該輸出端。
依照本發明的一實施例，該放電元件包括一第三電晶體，其具有一第一 源極/漏極耦接至該耦接點、 一柵極耦接至該耦接點，以及一第二源極/漏極耦 接大體上相等於該第一電位的一參考電位，以致能於該第一時期中維持該第 一電位，並於該第二時期中降低該第二電位。
依照本發明的一實施例，其中該第一電晶體包括一第一漏極/源極耦接至 該耦接點、 一第二漏極/源極耦接至一輸入端以於該第一時期接收大體上相等 於該第一電位的一輸入電壓，以及一柵極，耦接至一頻率信號以使該第一晶 體管於該第一時期操作於該導通態上。
依照本發明的另一實施例，該第一電晶體包括一第一漏極/源極耦接至該 耦接點、 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以於該第一時期 接收大體上相等於該第一電位的一輸入電壓。
依照本發明不同的實施例，該第一電晶體包括一第一漏極/源極耦接至該 耦接點、 一第二漏極/源極耦接至大體相等於該第一時期中的該第一電位的一 頻率信號，以及一柵極耦接至一輸入端以接收一輸入電位使得該第一電晶體於該第一時期間操作於該導通態。
依照本發明的一實施例，該第二電晶體還包括一第二源極/漏極耦接至與 該頻率信號互補的一第二頻率信號。
依照本發明的一實施例，電子迴路，還包括一反相器，具有一輸出端、 一第三電晶體，具有一柵極和一第一源極/漏極，以及一第四電晶體，具有一 柵極、 一第一源極/漏極和一第二源極/漏極，其中該放電元件包括一第五晶體 管，其具有一第一源極/漏極耦接至該耦接點、 一柵極耦接至該耦接點，以及 一第二源極/漏極耦接至大體上相等於該第一電位的一第一參考電壓，以致能 於該第一時期維持該第一電位，並於該第二時期降低該第二電位，而其中該 第三電晶體的柵極耦接至該反相器的該輸出，該第三電晶體的該第一源極/漏 極耦接至該輸出端，而該三電晶體的該第二源極/漏極耦接至一第二參考電位， 而該第四電晶的柵極耦接至一第二輸入端，該第四電晶體的該第一源極/漏極 耦接至該輸出端，該第四電晶體的該第二源極/漏極耦接至該第二參考電位。
依照本發明的另一實施例，該第一至第五電晶體為NMOS電晶體，而該 第一電晶體的第一源極/漏極耦接至該反相器的一輸入端，而該第二參考電位
較該第一參考電位低。
依照本發明的另一實施例，該第一至第五電晶體為PMOS電晶體，而該 第三電晶體的源極/漏極耦接至該反相器的一輸入端，而該第二參考電位較該
第一參考電位高。
本發明的第三個面向為一移位寄存器，包括一第一頻率信號輸入端、一 第二頻率信號輸入端、 一第一電壓輸入端、 一第二電壓輸入端、 一起始脈衝 輸入端，多個其他移位寄存器單元排列成多個級，所述個移位寄存器單元包 括一第一輸入端、 一第二輸入端、 一輸出端、 一反相器具有一輸出端、 一放 電單元具有一第一端和一第二端、 一第一電晶體具有一柵極、 一第一源極/漏 極和一第二源極/漏極、 一第二電晶體具有一柵極、 一第一源極/漏極和一第二 源極/漏極、 一第三電晶體具有一柵極、 一第一源極/漏極和一第二源極/漏極，
以及一第四電晶體具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中該 第一電晶體的柵極耦接至該第一頻率信號輸入端，該第一電晶體的該漏極/源
極耦接至該第一輸入端，而該第一電晶體的該第二漏極/源極耦接至該第二晶 體管的該柵極，該第二電晶體的該第一源極/漏極耦接至該第二頻率輸入端， 而該第二電晶體的該第二源極/漏極耦接至該輸出端，該第三電晶體的柵極耦 接至該反相器的該輸出端，而該第三電晶體的該第一源極/漏極耦接至該輸出
端，而該第三電晶體的該第二源極/漏極耦接至該第一電壓輸入端；該第四晶 體管的柵極耦接至該第二輸出端、該第四電晶體的該第一源極/漏極耦接至該 輸出端，而該第四電晶體的該第二源極/漏極耦接至該第一電壓輸入端；而該 放電電路的該第一端耦接至一第二電壓輸入端，而該放電電路的該第二端耦 接至該第二電晶體的該柵極；而其中所述的移位寄存器相串聯，並使得一移 位寄存器的該第一輸入端以該移位寄存器的該輸出端耦接至該前級；該移位 寄存器的該第二輸入端以該移位寄存器的該輸出端耦接至該次級； 一第一級 中該移位寄存器的該第一端耦接至該起始脈衝輸入；該第一頻率信號輸入端 和該第二頻率輸入端用於接收互補的頻率信號；而該第一電壓輸入端和該第 二電壓輸入端用以分別接收一第一 電位及一相異的第二電位。
依照本發明的一實施例，該放電電路包括一電晶體具有一柵極、 一第一 源極/漏極和一第二源極/漏極，其中該第一源極/漏極耦接至該第放電電路的該 第一端，而該第二源極/漏極的該柵極耦接至該放電電路的該第二端。
依照本發明的一實施例，該第一至第五電晶體是NMOS電晶體，而該第 一電晶體的該第一源極/漏極耦接至該反相器的一輸入端，而該第一電位較該 第二電位低。
依照本發明的另一實施例，該第一至第五電晶體為PMOS電晶體，而該 第三電晶體的該第一源極/漏極耦接至該反相器的一輸入端，而該第一電位較 該第二電位高。
圖1表示使用先前技術的移位暫存電路。
圖2表示使用先前技術的移位暫存電路的時序圖。
圖3表示使用先前技術的移位暫存電路位中自舉點上的電位。
圖4表示依照本發明一實施例的移位暫存電路。
圖5表示圖4的移位暫存電路的時序圖。
圖6表示圖4的移位暫存電路中自舉點上的電位。
圖7表示依照本發明另一實施例的移位暫存電路。
圖8表示具有多個移位緩存單元串聯的移位暫存模塊，其中該移位緩存
單元的輸出與一顯示面板的多個柵極線相連。
圖9表示依照本發明一實施例的具有一放電電路或模塊的一自舉電路部，
用以降低該自舉點上的電壓。
圖10A表示用於圖4的移位暫存電路的一自舉電路部。
圖10B表示依照本發明一不同的實施例的一自舉電路部。
圖10C表示依照本發明的另一實施例的一自舉電路部。
圖IOD表示依照本發明的再一實施例的一自舉電路部。
圖10E表示依照本發明的另一不同實施例的一自舉電路部。
圖IIA表示圖7的一移位寄存器中的一自舉電路部。
圖11B表示依照本發明的一不同實施例的一自舉電路部。
圖IIC表示依照本發明的另一實施例的一自舉電路部。
圖IID表示依照本發明的再一實施例的一自舉電路部。
圖IIE表示依照本發明的另一實施例的一自舉電路部。
圖12A表示依照本發明一實施例的一NMOS移位暫存電路，其中部分的
變化型。
圖12B表示依照本發明另一實施例的一NMOS移位暫存電路，其中部分
的變化型。
圖12C表示依照本發明一實施例的一 PMOS移位暫存電路，其中部分的 變化型。
圖12D表示依照本發明另一實施例的一PMOS移位暫存電路，其中部分 的變化型。
'電晶體；
附圖標號 A 自舉點；
Q3 第三電晶體；
Q5 第五電晶體；
100 移位暫存電路;
120 反相器；
150 自舉電路部；
160 放電電路；
250 基底電路部；
具體實施例方式
C 電容；
Q2 第二電晶體； Q4 第四電晶體； 70 移位暫存模塊；
100~移位暫存電路；
120~反相器;
150 自舉電路部；
170~開關;
250 基底電路部。
為使本發明更加清楚，請參閱以下實施方式並配合圖4至圖12D。 本發明的主旨在降低自舉點(bootstrap point)上的電位，以使施加於電晶體 或耦接至自舉點的電晶體的電壓得以降低。有自舉點的電路會具有一電晶體 用做為一開關，其於一頻率周期間提供一偏壓至一第二電晶體的柵極，並且 於一互補頻率周期間維持柵極的電荷。該自舉點乃位於該第二電晶體的柵極。 若該自舉點的電位於該互補頻率周期間提供該第一 電晶體相對髙的源/漏極電 壓，則該源/漏極電壓會對該第一電晶體產生一壓力。圖9表示一自舉電路部 份。
在本發明中， 一移位暫存電路是為了呈現該電路中的自舉點，並描述於
該自舉點上的電位是如何發生的。該移位暫存電路顯示於該圖l、圖4及圖7 中，該自舉點標示為A而位於第二電晶體Q2的柵極上。
為了降低圖1中移位寄存器的該自舉點A上的電位，本發明使用一放電 電路以於時間周期t2上釋放電壓。圖4為依照本發明一實施例的移位暫存電 路。如該圖4所示，該移位暫存電路100包括四個電晶體Q1-Q4以及一反相 器120。該第一電晶體Q1具有一柵極耦接至該反相頻率信號XCK,而一第一 源極/漏極從一前級移位緩存單元上耦接至一輸出端(N-l)。該反相器120具有 一輸入端耦接至該第一電晶體Ql的該第一源極/漏極、 一第一源極/漏極耦接 至該頻率信號CK，而一第二源極/漏極耦接至一輸出端N。該第三電晶體Q3 具有一柵極耦接至該反相器120的一第一輸出端、 一第一源極/漏極耦接至該 輸出端N，以及一第二源極/漏極耦接至該源極電壓VSS。該第四電晶體Q4 具有一柵極從一次級移位單元耦接至一輸出端N+l; —第一源極/漏極耦接至 該輸出端N及一第二源極/漏極耦接至該源極電壓VSS。圖4中所示的移位暫 存電路中，該自舉點A與該第二電晶體Q2的該第二源極/漏極呈現電容性地 耦接，如圖中電容C所示。 一放電電路耦接於該自舉點A。該放電電路，舉 例而言，可由一電晶體Q5所構成。該放電電路也可由兩個或兩個以上的晶體 管或二極體所構成。該第五電晶體Q5的該第一源極/漏極連接至該漏極電 壓VDD，而該第五電晶體Q5的該第二源極/漏極連接至該第二電晶體Q2的 柵極。該第五電晶體Q5的柵極連接至其第二源極/漏極。當位於該自舉點A 的電位較該第五電晶體Q5的閾電位高時，則該第五電晶體Q5被開啟。如圖 6所示，經過短暫的放電後，自舉點A上的電位被降至Vb2: Vb2-(VDD國VSS)+n X Vth
其中n為連接於該漏極電壓VDD和該自舉點A之間的二極體或電晶體的 數目。以圖4為例，該數目為l。
該移位暫存電路IOO，如圖4所示，可被分成兩電路部150和250。各部 具有數種不同的實施例。該自舉電路部150—般如圖9所示，而其變化型，
舉例而言，如圖IOA至圖IOE所示。該基底電路部250具有變化型，舉例而 言，如圖12A和圖12B所示。
圖5表示圖4中所示的該移位暫存電路的時序圖。圖5表示自舉點A在 各時期的電位。圖4中該移位暫存電路的操作，除第二時期t2的放電過程外， 類似圖1中移位寄存器的操作。
當該反相頻率信號XCK位於高電位，則該第一電晶體Q1被開啟。該前 級移位緩存單元(N-1)通過該第一電晶體Ql輸出一高電位信號以開啟該第二 電晶體Q2。因此，該輸出端(N)輸出一頻率信號至該次級移位緩存單元(N+1)。 此外，該第四電晶體Q4被該次級移位緩存單元(N+1)的該輸出信號所切換。 當該第四電晶體Q4被開啟，該輸出端(N)輸出一低電位信號。
當該前級移位緩存單元的輸出端(N-1)輸出一低電位信號至該反相器120， 則該反相器120輸出一高電位信號至該第三電晶體Q3。因此，該輸出端(N) 被維持在一低電位。
當該第一電晶體Q1於該時期tl開啟時，則該自舉點A的電位和該輸出 信號N會幾乎相等(差值僅為一電晶體的閾電壓Vth，如圖6所示)。當該反相 頻率信號XCK處於一低電位，則該自舉點A處於一浮動態。依照饋穿壓降理 論(feed-though voltage drop theory),該第二電晶體Q2的柵極與該第一源極/ 漏極的電位差被維持穩定。當該頻率信號CK於時期t2開始時處於一高電位， 該自舉點則處於一更高的電位。一旦自舉點A上的電位相較於VDD而言又再 高出該第五電晶體Q5的一閾電壓時，則該電位會被放電至Vb2。於時期t3, 該次級移位緩存單元(N+1)的輸出處於高值，則該自舉點A的電壓則放電至一 低值。
值得注意的是，所述的電晶體Ql-Q5乃為NMOS電晶體。在一 NMOS 移位暫存電路中，該漏極電壓VDD位於一高電位而該源極電壓VSS則處於 一低電位。
依照本發明的另一實施例，所述的電晶體Ql-Q5乃為PMOS電晶體，而
該反相器以不同方式連接。於一PMOS移位暫存電路中，該漏極電壓VSS處 於一低電位而該源極電壓VDD則處於一高電位。如圖7所示，該反相器120 的輸入端連接至該移位暫存電路IOO'的輸出端N，而該反相器120'的輸出端 則連接至該第三電晶體Q3的柵極。
如圖7所示的移位暫存電路100'，其可被區分為兩個電路部150'和250'。 各部皆具有數種不同的實施方式。該自舉電路部150'具有各種變化型，舉例 而言，如圖IIA至圖IIE所示。
值得注意的是，各種NMOS自舉電路部150可與各種NMOS基底電路 250做各種合併利用。更有甚者， 一些NMOS自舉部150可被一PMOS移位 暫存電路使用以降低處於該自舉點A的電壓。例如圖10E中所示的實施例。 同樣地，該PMOS自舉電路部150，也可使用於一 NMOS移位暫存電路。
本發明的該移位暫存電路100或100'可用做驅動一顯示面板的一移位暫 存模塊中的一移位緩存單元。如圖8所示，該移位暫存模塊70包括多個移位 緩存單元IOO連接成串聯型式，其以一級的該輸出端連接至次級的輸入端Inl 及前級的輸入端In2。各移位緩存單元100具有一第一頻率信號輸入Ckl耦接 至該頻率信號CK、 一第二頻率信號輸入Ck2耦接至反相頻率信號XCK、 一 源極電壓輸入Vs耦接至VSS而一漏極電壓輸入Vd通過一控制總線耦接至 VDD。該第一移位緩存單元的輸入端耦接至一起啟脈衝信號Vst。該移位暫存 模塊70，舉例而言，可用以驅動一顯示面板的多個柵極線。
如上所述，本發明提供一移位暫存電路，包括四電晶體Ql-Q4，以及一 反相器。各電晶體具有一柵極、 一第一源極/漏極端，以及一第二源極/漏極端。 一放電電路耦接至一自舉點A,該自舉點A介於該第一電晶體Ql的第二源 極/漏極與該第二電晶體Q2的柵極間。該放電電路可由一電晶體Q5所構成， 或由更多電晶體串聯而成。該電晶體Q5的第一源極/漏極連接至一參考電壓 如VDD。在該放電電路中，該電晶體Q5的柵極連接至其第二源極/漏極以使 得當該自舉點A上的電位相較於該參考電壓VDD而言又再超過該電晶體
Q5的一閾電壓時，則而該自舉點A上的電位會因Q5開啟而調降。該反相器 的輸出耦接至該第三電晶體Q3的柵極。該電晶體Ql-Q5可為NMOS電晶體 或PMOS電晶體。於一NMOS移位暫存電路中，該反相器的輸入端耦接至該 第一電晶體Q1的第一源極/漏極。於一PMOS移位暫存電路中，該反相器的 輸入端耦接至該第三電晶體Q3的第一源極/漏極。
本發明也提供一移位暫存模塊，包括多個移位緩存單元耦接成串聯型式， 使得一移位緩存單元的輸出端耦接至次級移位緩存單元的該第一輸入端以及 該前級的第二輸入端。該移位暫存模塊也具有一起啟脈衝輸入端耦接至該模 塊中的一第一移位緩存單元的輸入端。各該移位緩存單元具有一第一頻率信 號輸入端、 一第二頻率信號輸入端、 一第一電壓輸入端，以及一第二電壓輸 入端，其中該第一頻率信號輸入端及該第二頻率信號輸入端用以接收互補頻 率信號。
雖然移位暫存電路在描述中為可降低電子迴路中自舉點的裝置及方法， 但值得注意的是本發明可應用於具有相似自舉點的任何電子迴路。舉例而言， 本發明可被用於如圖9所示的一自舉電路部。
在如圖9所示的該自舉電路部中， 一第一電晶體Ql被當作一開關170以 控制一第二電晶體Q2的狀態。當位於控制端的電位提高，則Q1會基於該輸 入端的電位而導通以提供一偏壓給Q2的柵極。當位於該控制端的電位降低， Ql則被切斷。若位於該輸出端為高電位，則電荷將被困於Ql及Q2柵極的 間。若該自舉點A的電位相對於該輸入端的電位為髙時，且電荷長時間地蓄 積，則Ql上的源/漏極電壓可能導致Ql損毀。為了降低施加於Q1上的電壓， 一放電模塊或電路160耦接至點A以依照該參考電位降低點A上的電位。
本發明的一不同的實施例中，該自舉電路部150的柵極耦接至該輸入端， 如圖10B中所示。
本發明的另一實施例中，該開關170設置成不同的型式。如圖10C中所 示，Ql的柵極耦接至該輸入端。Ql的源極或漏極中的一端耦接至XCK而另
一端則耦接至該自舉點A。
圖IOD所示的實施例中，Ql的源極或漏極中的一端耦接至VDD，而非 XCK。
圖10E所示的實施例中，Q5的該第一漏極/源極耦接至CK。該NMOS 的實施方式也可用於一 PMOS移位暫存電路中以降低自舉點A上的電壓。
圖9所示的自舉電路部150，可用於圖7中所示的一 PMOS移位暫存電 路。在此情況下，電晶體Q1、 Q2以及Q5也是PMOS電晶體。圖11A所示 的實施例中，該控制端輸入至Q1的柵極者為XCK，而該參考電壓至該放電 電路160者為VSS。在該放電電路160中，Q5的該第一漏極/源極耦接至VSS， 而該柵極及該第二漏極/源極端耦接至該自舉點A。
本發明的一不同實施例中，該自舉電路部150'的Ql的柵極耦接至該輸入 端，如圖IIB所示。
本發明的另一實施例中，該幵關170設置成不同型式。如圖11C所示， Ql的柵極耦接至該輸入端。Ql的漏極和源極中的一端耦接至XCK，而另一 端耦接至該自舉點A。
圖11D所示的實施例中，Q5的該第一漏極/源極耦接至VSS而非XCK。
圖IIE所示的實施例中，Q5的該第一漏極/源極端耦接至CK。
此外，圖4和圖7所示的該基底電路部250和250'也可具有多種實施方 式如圖12A-圖12D所示。圖12A和圖12B為圖4中該NMOS基底電路部250 的變化型，在圖12B中其具有一額外的電晶體Q6。圖12C和圖12D中為圖4 中的該PMOS基底電路部250'的變化型，在圖12D中其具有一額外的電晶體 Q6。這些不同的實施例皆可將各種自舉電路部150和150'以各種方式結合。
總的來說，本發明提供一種降低電路中的一自舉電路部的自舉點上電壓 的方法及裝置。在該自舉電路部中， 一開關可用於控制一輸出電路區塊中的 該電晶體(輸出電晶體)的狀態。特別的是，該開關耦接至該輸出電晶體的該柵 極以提^^一偏壓至該柵極而使該輸出電晶體得以導通。該開關可包括其他的
電晶體(開關電晶體)，其以源極或漏極中的一端耦接至該輸出電路部中的晶體 管的柵極。而源極或漏極中的另一端及該切換電晶體的柵極可耦接至一頻率 信號、 一控制電壓，或一輸入信號以使其開啟或關閉。當該開關電晶體關閉 或非導通，則該切換電晶體的源極與和漏極間的電壓差可能相當地高。為了 降低該電壓差， 一放電電路可用以降低該自舉點上的電位。該放電電路可包 括一電晶體(放電電晶體)，當該開關電晶體非導通時，則該放電電晶體會被導 通。因此，該放電電晶體的源極或漏極的一端耦接至一參考電壓，而該放電 電晶體的源極或漏極的另一端以及其柵極則耦接至該自舉點。
該自舉電路部的各種實施例皆可用於一NMOS電子迴路或一PMOS電子 迴路。舉例而言，該自舉電路部的各種實施可用於一PMOS移位暫存電路或 一NMOS移位暫存電路。
雖然本發明已以實施例揭示如上，然其並非用以限定本發明，任何具有 本發明所屬技術領域的通常知識者，在不脫離本發明的精神和範圍內，當可 作各種更動與潤飾，因此本發明的保護範圍當視^l利要求所界定為準。
權利要求
1、一種用於降低電子迴路中自舉點電壓的方法，其特徵在於，該方法包括耦接一放電元件至所述的電路部於該電路部的一自舉點上，其中該電路部於一第一時期和接續該第一時期後的一第二時期中是可操作的，而該自舉點於該第一時期具有一第一電位且於該第二時期具有一第二電位；通過所述的放電元件降低於所述的第二時期中所述的自舉點上的第二電位，其中所述的電路部包括一輸入元件，可操作於一連接狀態和一非連接態；以及一輸出元件，具有一輸出端和一柵極，且於所述的電路部中的所述的自舉點上耦接至所述的輸入元件，其中當該電路部操作於所述的第一時期時，則該輸入元件操作於所述的連接態，並通過該自舉點提供該輸出元件的柵極一偏壓，其中該偏壓大體上相等於所述的第一電位，而當所述的電路部操作於所述的第二時期時，則該輸入元件操作於所述的非連接態，則所述的自舉點上的電位，部分因為該輸出元件的輸出端上的一增加電位的原因，而從該第一電位增加至所述的第二電位。
2. 如權利要求1所述的用於降低電子迴路中自舉點電壓的方法，其特徵在 於，所述的輸入元件包括一第一電晶體，而當該輸入元件操作於所述的連接 態，則該第一電晶體操作於一導通態，而當該輸入元件操作於所述的非連接 態，則該第一電晶體操作於一非導通態，而其中所述的輸出元件包括一第二 電晶體，其具有一源極/漏極耦接至所述的輸出端。
3. 如權利要求2所述的用於降低電子迴路中自舉點電壓的方法，其特徵在 於，所述的放電元件具有一第三電晶體，包括-一第一源極/漏極，耦接至所述的自舉點； 一柵極，耦接至所述的自舉點；以及 一第二源極/漏極，耦接大體上相等於所述的第一電位的一 參考電位，以 使所述的第一時期維持該第一電位並於所述的第二時期降低所述的第二電 位。
4. 如權利要求2所述的用於降低電子迴路中自舉點電壓的方法，其特徵在 於，所述的第一電晶體包括-一第一漏極/源極，耦接至所述的自舉點；一第二漏極/源極，耦接至一輸入端以接收一輸入電位，其大體上相等於 所述的第一時期中的所述的第一電位；以及一柵極，耦接至一頻率信號以使所述的第一電晶體在所述的第一時期中 操作於所述的導通態。
5. 如權利要求2所述的用於降低電子迴路中自舉點電壓的方法，其特徵在 於，所述的第一電晶體包括-—第一漏極/源極，耦接至所述的自舉點；一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以接收一輸入電位大 體相等於所述的第一時期間的所述的第一電位。
6. 如權利要求2所述的用於降低電子迴路中自舉點電壓的方法，其特徵在 於，所述的第一電晶體包括一第一漏極/源極，耦接至所述的自舉點；一第二漏極/源極，耦接至一頻率信號大體相等於所述的第一時期中的所 述的第一電位；以及一柵極，耦接至一輸入端以接收一輸入電位而使得所述的第一電晶體於 所述的第一時期間操作於所述的導通態。
7. —電子迴路，其特徵在於，該電子迴路包括 一輸入元件，可操作於一連接態和一非連接態；一輸出元件，具有一輸出端和一柵極，於一自舉點上耦接至所述的輸入 元件；以及 一放電元件，耦接至所述的自舉點，其中所述的電子迴路可操作子一第 一時期和接續該第一時期後的一第二時期，而其中於所述的第一時期，所述 的輸入元件操作於所述的連接態以通過所述的自舉點以提供一第一電位至所 述的輸出元件的柵極，以及在所述的第二時期，所述的輸入元件操作於所述的非連接態，而在自舉 點上的一電位，部分因為所述的輸出元件的輸出端上的一增加電位的原因， 其從所述的第一電位增加至一第二電位，且其中所述的放電元件用於降低該 自舉點上於所述的第二時期中的第二電位。
8. 如權利要求7所述的電子迴路，其特徵在於，當所述的輸入元件操作於 所述的導通態時，所述的第一電晶體則操作於一導通態，而當所述的輸入元 件操作於一非導通態時，則所述的第一電晶體操作於一非導通態，而其中所 述的輸出元件包括一第二電晶體，其具有一源極/漏極耦接至所述的輸出端。
9. 如權利要求8所述的電子迴路，其特徵在於，所述的放電元件包括 一第三電晶體，其具有一第一源極/漏極，耦接至所述的自舉點； 一柵極，耦接至所述的自舉點；以及一第二源極/漏極，耦接大體上相等於所述的第一電位的一參考電位，以 使所述的第一時期中維持所述的第一電位，並於所述的第二時期中降低所述 的第二電位。
10. 如權利要求8所述的電子迴路，其特徵在於，所述的第一電晶體包括 一第一漏極/源極，耦接至所述的自舉點；一第二漏極/源極，耦接至一輸入端以於所述的第一時期接收大體上相等 於所述的第一電位的一輸入電壓；以及一柵極，耦接至一頻率信號以使所述的第一電晶體於所述的第一時期操 作於所述的導通態上。
11. 如權利要求8所述的電子迴路，其特徵在於，所述的第一電晶體包括 一第一漏極/源極，耦接至所述的自舉點； 一第二漏極/源極和一柵極，兩者皆耦接至一輸入端以於所述的第一時期 接收大體上相等於所述的第一電位的一輸入電壓。
12. 如權利要求8所述的電子迴路，其特徵在於，所述的第一電晶體包括: 一第一漏極/源極，耦接至所述的自舉點；一第二漏極/源極，耦接至大體相等於所述的第一時期中的所述的第一電 位的一頻率信號；以及一柵極，耦接至一輸入端以接收一輸入電位使得所述的第一電晶體於所 述的第一時期間操作於所述的導通態。
13. 如權利要求IO所述的電子迴路，其特徵在於，所述的第二電晶體還包 括一第二源極/漏極耦接至與所述的頻率信號互補的一第二頻率信號。
14. 如權利要求13所述的電子迴路，其特徵在於，所述的電子迴路還包括 一反相器，具有一輸出端；一第三電晶體，具有一柵極和一第一源極/漏極；以及一第四電晶體，具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中所述的放電元件包括一第五電晶體，其具有一第一源極/漏極，耦接至所述的自舉點；一柵極，耦接至所述的自舉點；以及一第二源極/漏極，耦接至大體上相等於所述的第一電位的一第一參考電 壓，以使所述的第一時期維持所述的第一電位，並於所述的第二時期降低所 述的第二電位，而其中所述的第三電晶體的柵極耦接至所述的反相器的輸出 端，該第三電晶體的第一源極/漏極耦接至該輸出端，而該第三電晶體的第二 源極/漏極耦接至一第二參考電位，而所述的第四電晶的柵極耦接至一第二輸 入端，該第四電晶體的所述的第一源極/漏極耦接至所述的輸出端，該第四晶 體管的第二源極/漏極耦接至所述的第二參考電位。
15. 如權利要求14所述的電子迴路，其特徵在於，所述的第一至第五晶體 管為NMOS電晶體，而該第一電晶體的第一源極/漏極耦接至所述的反相器的一輸入端，而所述的第二參考電位較所述的第一參考電位低。
16. 如權利要求14所述的電子迴路，其特徵在於，所述的第一至第五晶體 管為PMOS電晶體，而該第三電晶體的源極/漏極耦接至所述的反相器的一輸 入端，而所述的第二參考電位較所述的第一參考電位高。
17. —移位暫存模塊，其特徵在於，所述的移位暫存模塊包括 一第一頻率信號輸入端；一第二頻率信號輸入端； 一第一電壓輸入端； 一第二電壓輸入端； 一起始脈衝輸入端；多個其他移位寄存器單元排列成多個級，所述的移位寄存器單元包括 —第一輸入端；一第二輸入端；一輸出端；一反相器，具有一輸出端； 一放電單元，具有一第一端和一第二端；一第一電晶體，具有一柵極、 一第一源極/漏極和一第二源極/漏極； 一第二電晶體，具有一柵極、 一第一源極/漏極和一第二源極/漏極；以及 一第三電晶體，具有一柵極、 一第一源極/漏極和一第二源極/漏極； 和一第四電晶體，具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中所述的第一電晶體的柵極耦接至所述的第一頻率信號輸入端；該第一電晶體的漏極/源極耦接至所述的第一輸入端，而該第一電晶體的第二漏極/源極耦接至所述的第二電晶體的柵極；所述的第二電晶體的第一源極/漏極耦接至所述的第二頻率輸入端，而該第二電晶體的第二源極/漏極耦接至所述的輸出端；所述的第三電晶體的柵極耦接至所述的反相器的輸出端；而該第三晶體 管的第一源極/漏極耦接至所述的輸出端；而該第三晶體詧的第二源極A漏極耦 接至所述的第一電壓輸入端；所述的第四電晶體的柵極耦接至所述的第二輸出端、該第四電晶體的第 一源^/漏極耦接至所述的輸出端，而該第四電晶體的第二源極/漏極耦接至所 述的第一電壓輸入端；而所述的放電電路的第一端耦接至一第二電壓輸入端， 而該放電電路的第二端耦接至所述的第二電晶體的柵極；而其中所述的移位 寄存器相串聯，並使得一移位寄存器的第一輸入端以該移位寄存器的輸出端 耦接至所述的前級；所述的移位寄存器的第二輸入端以該移位寄存器的輸出端耦接至所述的 次級；一第一級中所述的移位寄存器的第一端耦接至所述的起始脈衝輸入； 所述的第一頻率信號輸入端和所述的第二頻率輸入端用於接收互補的頻率信號；而所述的第一電壓輸入端和第二電壓輸入端用以分別接收一第一電位及一相異的第二電位。
18. 如權利要求17所述的移位暫存模塊，其特徵在於，所述的放電電路包 括一電晶體具有一柵極、 一第一源極/漏極和一第二源極/漏極，其中該第一源 極/漏極耦接至所述的第一放電電路的第一端，而該第二源極/漏極的柵極耦接 至所述的放電電路的第二端。
19. 如權利要求17所述的移位暫存模塊，其特徵在於，所述的第一至第五 電晶體是NMOS電晶體，而該第一電晶體的第一源極/漏極耦接至所述的反相 器的一輸入端，而所述的第一電位較所述的第二電位低。
20. 如權利要求17所述的移位暫存模塊，其特徵在於，所述的第一至第五 電晶體為PMOS電晶體，而所述的第三電晶體的第一源極/漏極耦接至所述的 反相器的一輸入端，而所述的第一電位較所述的第二電位高。
全文摘要
本發明提供一種降低電子迴路中自舉點電壓的方法及利用前述方法的裝置。在所述的電子迴路中，一第一電晶體在導通態時接收一輸入脈衝和傳送該輸入脈衝至一第二電晶體的柵極端，致使該第二電晶體進入導通態。此柵極端即所稱的「自舉點」(bootstrap point)。當接收了該輸入脈衝，一輸出脈衝於第二電晶體的漏/源極端上產生。當於該輸出脈衝的時間周期上，該第一電晶體乃於非導通態且該自舉點處於高電壓位準，其將對第一電晶體外加一電壓。一放電電路，包括至少一電晶體，耦接至該自舉點以降低輸出脈衝周期內的電壓位準。
文檔編號G05F1/52GK101382809SQ20081021301
公開日2009年3月11日 申請日期2008年8月20日 優先權日2007年8月20日
發明者劉聖超, 林明田, 陳振銘 申請人:友達光電股份有限公司