非易失性半導體存儲裝置的製作方法
2023-05-18 19:13:36
專利名稱：非易失性半導體存儲裝置的製作方法
技術領域：
本發明涉及一種非易失性半導體存儲裝置，它是由具有通過1個字選通、通過2個控制選通控制的2個非易失性存儲元件的存儲單元構成的。作為非易失性半導體裝置，我們知道溝道和柵極之間的柵極絕緣層，是由氧化矽薄膜、氮化矽薄膜以及氧化矽薄膜的層疊結構構成，以及在氮化矽薄膜上捕獲電荷的MONOS(Metal-Oxide-Niride-Oxide-Semiconductor或者襯底)類型。
這種MONOS型非易失性半導體存儲裝置，已經在文獻(Y.Hayashi等人撰寫的，在2000 Symposium on VLSI Technology Degest of Technical Papers，第122-123頁)中公開。在該文獻中，公開了一種雙MONOS快快閃記憶體儲單元，它具有1個字選通以及通過2個控制選通進行控制的2個非易失性存儲元件(MONOS存儲單元)。即，1個快快閃記憶體儲單元，有2個電荷捕獲位置(trap site)。
使具有這種結構的若干雙MONOS快快閃記憶體儲單元，分別在行方向以及列方向上有若干排列，從而構成了存儲單元陣列區。在驅動這種雙MONOS快快閃記憶體儲單元時，需要2條位線、1條字線以及兩條控制選通線。但是，在驅動大多數存儲單元時，將不同的控制選通設定為同一電平的情況下，可以將這些線連接在一起。
這裡，在快閃記憶體工作時，會有數據的消除、編輯以及讀取。數據的編輯以及讀取，通常，在8比特或16比特的所選單元內同時執行，數據的消除可以在更廣的範圍內同時進行。
這裡，在這種非易失性存儲器中，存在數據幹擾的問題。所謂數據的幹擾，是指在向所選單元的控制選通線以及位線上施加高電位，從而執行編輯或消除操作時，通過公共配線，對非所選扇區內的單元也施加高電壓，從而，每當執行編輯或消除時，就反覆出現這種狀態，在這種情況下執行編輯或消除，使得非所選單元的數據受到幹擾。
為防止出現這種情況，設計了選擇選通電路，它能僅對所選扇區的單元施加高電壓，而對非所選扇區的單元不施加高電壓。
但是，採取了這種電路後，佔用了用於選擇選通電路的面積，妨礙了存儲單元的高集成化。而且，在選擇選通上產生了電壓下降時，由於在編輯或消除時要為所選扇區的單元提供高電位，因而有必要對電壓下降的部分進行補償。結果，妨礙了低電壓驅動，特別不適合象可攜式裝置這樣的追求低耗電量的裝置。
因此，本發明提供了這樣一種非易失性半導體存儲裝置，它既避免了所選單元中執行編輯或消除時，對非所選扇區的單元中的數據進行幹擾，同時不需要選擇選通電路，從而能實現高集成化。
本發明的另一個目的是提供一種非易失性半導體裝置，由於不需要選擇選通電路，所以避免了電壓下降，從而能降低耗電量。[用於解決問題的手段]有關本發明的一種形式的非易失性半導體存儲裝置，具有存儲單元陣列區域；該存儲單元陣列區域使包含1個字選通、由2個控制選通而被控制的2個非易失性存儲元件分別排列在相交差的行以及列方向上。非易失性半導體存儲裝置，還具有控制選通驅動部，用於驅動存儲單元陣列區內的若干存儲單元中每一個存儲單元的第1、第2控制選通。
存儲單元陣列區，具有在行方向上被分割開的若干扇區。該若干扇區中的每一個，都具有在沿著列方向的若干各列中分別配置的若干存儲單元。
控制選通驅動部，具有分別與若干扇區中每一個扇區相對應的若干控制選通驅動器。因此，這若干控制選通驅動器中的每一個，都可以與另一個扇區無關地、對相應的一個扇區內的第1、第2控制選通的電壓進行設定。
通過這種結構，當某1個扇區內的所選單元正在執行編輯時，通過相應的控制選通驅動器僅將該扇區內的存儲單元(所選單元以及非所選單元)的控制選通電壓作為執行編輯或消除電壓。而在其它扇區中，由於可以通過與其相應的控制選通驅動器，可以將其設定為編輯或消除之外的其它電壓，因而不能對非所選扇區中的單元內的數據進行幹擾。而且，在這種情況下，由於能夠實現不使用選擇選通電路，因而能實現存儲單元的高集成化。另外，由於沒有在選擇選通電路上產生的電壓下降，因而可能實現低電壓驅動，特別是作為可攜式裝置的存儲器，能得到有效利用。
依據本發明的一種形式，在執行數據消除時，選取若干控制選通驅動器中的一個，從而，能夠向該1個扇區內的所有第1、第2控制選通，提供第1消除用高電壓。因而，能在若干扇區內的每一個扇區中，能夠將所有的數據消除。
依據本發明的又一個形式，在若干扇區的每一個扇區中，設置了在沿列方向上形成的若干控制選通線，控制選通驅動部，最好不經過選通電路而直接連接到若干扇區的每一個扇區中所配置的若干控制選通線的每一條線上。
如此，即便是排除了使面積增大、使電壓下降的選通電路，也不能對非所選扇區內的非所選單元施加高電壓。
因此，該若干控制選通線包括直接連接到控制選通驅動部的若干主控制選通線、將若干主控制選通線和若干存儲單元的所述第1、第2控制選通連接在一起的若干子控制選通線。這些線，能形成於不同層的金屬配線中。
此時，能將若干個子控制選通連接在若干扇區的每個扇區內設置的偶數的主控制選通線上，其中，這若干個子控制選通，是將偶數列的若干存儲單元內每個單元中的第2控制選通，和奇數列的若干存儲單元內每個單元中的第1控制選通，連接在一起的那些子控制選通。另一方面，能將若干子控制選通線，連接到若干扇區中每個扇區內設置的奇數的主控制選通線上，其中這若干子控制選通線，是將奇數列的若干存儲單元的每個單元的第2控制選通，和偶數列的若干存儲單元的每個單元中的第1控制選通連接在一起的那些子控制選通線。
在根據若於扇區而設計的若干控制選通驅動器的每一個上，連接有k條主控制選通線的情況下，在若干扇區中的每一個扇區上，在行方向上配置有存儲塊，該存儲塊與由同k條子控制選通線相連的各個存儲單元群構成的、各個I/O相對應。此時，最好設置沿著行方向延伸的若干配線。如此，k條主控制選通線的每一條，以及與之對應的k條子控制選通線的每一條，都能夠通過若干配線中的一條進行連接。
特別是，作為最佳形式，沿存儲塊的行方向的存儲單元數目可以為4。在這種情況下，設定k＝4，控制選通驅動器上連接有4條主控制選通線。因為存儲塊在行方向上有4個單元，因而總共有8比特，而1條子控制選通線共用2比特，所以配置了4條子控制選通線。
利用本發明的一種形式，在若干扇區的每一個上，可以有沿著列方向形成的若干位線、還可以有至少在數據編輯時以及讀取時，用於驅動若干位線的位線驅動部。
儘管位線驅動部最好能在數據消除時，驅動若干位線，但最好還是另設置一個消除用位線驅動部。該位線消除用位線驅動部，在一個扇區中的每個數據消除時刻，向該扇區內形成的若干位線，提供第2消除用高電壓。
若干扇區中的每一個，可以形成於與其它部分相分離的一個平板(well)區域內。在這種情況下，可以設計向該平板區域提供第2消除用高電壓的消除用平板驅動部。
若干位線可以在不純物質層上形成，最好使若干主位線中的每一個都連接到該若干位線中的每一條上。如果主位線是所謂金屬配線，則有可能使位線呈現低電阻值，即便假設不純物質層為在列方向上不連續的不連續狀態，也能通過其不連續的各個位線上的主位線，進行供電。
此時，最好不在從若干主位線至所述若干位線的路徑中途，放置選通電路。選通電路除了位線的配線容量很高之外，還由於該選通電路而產生了電壓下降，因而妨礙了低電壓驅動。
可以在存儲單元陣列區域內、沿著行方向設置若干字，這若干個字，被分別一起連接在沿著行方向上排列的所述若干存儲單元中每一個單元的字選通上。因此，在若干扇區上，共用這若干字線。可以在存儲單元陣列區域的行方向上的一端上，設置驅動若干字線的字線驅動部。在使非易失性半導體存儲裝置的存儲容量進一步擴大的過程中，最好在行方向上、夾著字線驅動器的兩側，分別設置若干存儲單元陣列區域。
儘管第1、第2非易失性存儲元件的每一個，都可以具有作為所謂電荷捕獲點的由氧化膜(O)、氮化膜(N)以及氧化膜(O)構成的ONO薄膜，但是不能僅限於此，也可以採用其它結構。
圖1是有關本發明一實施例的非易失性半導體存儲裝置中使用的存儲單元的剖面圖。
圖2是圖1所示的存儲單元的等價電路。
圖3是用於說明圖1中所示的非易失性半導體存儲裝置中的數據讀出操作的簡要說明圖。
圖4是一張特性圖，它顯示了圖1所示的存儲單元中的控制選通電壓VCG和源極—漏極電流Ids的關係。
圖5是用於說明圖1所示的非易失性半導體存儲裝置中的數據寫入(編輯)操作的簡要說明圖。
圖6是用於說明圖1所示的非易失性半導體存儲裝置中的數據消除操作的簡要說明圖。
圖7(A)是圖1所示的非易失性半導體存儲裝置整體平面布局圖。圖7(B)是圖7(A)中一個扇區的平面圖。
圖8是用於說明圖7(B)所示的一個扇區的多數存儲單元群及其配線的簡要說明圖。
圖9是詳細顯示了圖8所示的存儲單元群的電路圖。
圖10是顯示了相鄰扇區的關係的電路圖。
圖11是顯示了針對圖10的比較例結構的電路。
圖12是單片非易失性半導體存儲轉置的框圖。
圖13是詳細顯示了圖12中顯示的左存儲塊的框圖。以下，將依據本發明的實施例，參照附圖對本發明進行說明。
(存儲單元的結構)圖1顯示了非易失性半導體存儲裝置的一個剖面，圖2是其等價電路圖。在圖1中，一個存儲單元100有在P型平板102上通過選通氧化膜，例如可以具有在多個側面形成的字選通104、第1、第2控制選通106A、106B以及第1、第2存儲元件(MONOS存儲單元)108A、108B。
第1、第2控制選通106A、106B在字選通104的兩個側壁上形成，所謂的字選通104分別是電氣絕緣的。
第1、第2存儲單元108A、108B的每一個，是通過在與MONOS的M(金屬)相當的多晶矽上形成的第1、第2控制選通106A、106B中的一個與P型平板102之間，層疊氧化膜(O)、氮化膜(N)以及氧化膜(O)而形成的。第1、第2控制選通106A、106B可以用矽化物等導電材料構成。
如此，1個存儲單元100，含有具備分離選通(split gate)(第1，第2控制選通106A，106B)的第1、第2 MONOS存儲單元108A、108B，由第1、第2 MONOS存儲單元108A、108B共用一個字選通104。
該第1、第2 MONOS存儲單元108A、108B，分別具有所謂的電荷捕獲功能。第1、第2 MONOS存儲單元108A、108B中的每一個，都可能利用ONO薄膜109進行電荷的捕獲。
如圖1和圖2中所示，在行方向(圖1和圖2的第2方向B)上間隔排列的若干字選通104，被一起連接到由多晶矽等形成的1條字線WL上。
圖1中所示的控制選通106A、106B，沿著列方向(垂直於圖1的紙面的第1方向A)延伸，並為列方向上排列的若干存儲單元100所共用。因此，標記106A、106B也被稱為控制選通線。
這裡，例如將由比字選通、控制選通、字線還要上層的第1層的金屬層形成的子控制選通線SCG[i+1]，連接到[i]編號的存儲單元100[i]的控制選通線106B、以及[i+1]編號的存儲單元100[i+1]的控制選通線106A上。
在P型平板102上，設計有[i+1]編號的雜質層110[i+1]，該雜質層為[i]編號的存儲單元100[i]的MONOS存儲單元108B、和[i+1]編號的存儲單元100[i+1]的MONOS存儲單元108A所共用。
這些雜質層110[i]、[i+1]、[i+2]，例如可以利用在P型平板內形成的n型雜質層，而具有為沿著列方向(垂直於圖1的紙面的第1方向-A方向)延伸、排列在列方向上的若干存儲單元100所共用的位線的功能。因此，符號110[i]、[i+1]、[i+2]等還被稱為位線BL[i]、[i+1]以及[i+2]。
(從存儲單元讀出數據)如圖2所示，1個存儲單元100，能將通過字選通104被驅動的電晶體T2、以及通過第1、第2控制選通106A、106B而被分別驅動的電晶體T1、T3串聯連接在一起，因而能對其實行標準化。
在存儲單元100的操作進行說明時，首先說明有關如圖3所示的、相鄰2個存儲單元100[i]、[i+1]的各個位置的電位的設定。圖3是說明來自存儲器單元100[i]的字選通104右側的MONOS存儲單元108B的數據讀出。在以下的操作說明中，假設電晶體T1-T3的門限值電壓不足2.5V。
這種情況下，向與存儲單元100[i]為同一行內的某個字選通104施加例如是2.5V，使各電晶體T2導通。通過子控制選通線SCG[i]，向存儲單元100[i]左側的控制選通106A上，施加過調電壓(例如是5V)，使得相當於MONOS存儲單元108A的電晶體T1導通。施加讀出電壓Vread，作為存儲單元100[i]右側的控制選通106B的電壓VCG。
此時，字選通104右側的MONOS存儲單元108B上是否有電荷積蓄，通過相當於MONOS存儲單元108B的電晶體T3的操作就可了解。
圖4顯示了向存儲單元100[i]右側的控制選通106B施加的電壓，與相當於因該電壓而受到控制的MONOS存儲單元108B的電晶體T3的源極-漏極間流過的電流Ids之間的關係。
如圖4所示，在MONOS存儲單元108B上沒有積蓄電荷的情況下，控制選通電壓VCG超過了低門限值電壓Vlow，電流Ids開始流動。與此相對，在MONOS存儲單元108上積蓄有電荷的情況下，控制選通電壓VCG沒有超過高門限值電壓Vhigh，限制電流Ids不能流動。
數據讀出時，將施加到控制選通106B上的電壓Vread，設定為大致位於2個門限電壓Vlow、Vhigh中間的中間電壓(例如為2.5V)。
因此，在MONOS存儲單元108B上沒有積蓄電荷的情況下，電流Ids流動，在MONOS存儲單元108B上有電荷積蓄的情況下，電流Ids不流動。
數據讀出時，位線BL[i](雜質層110[i])的電位VD[i]被設定為0V，位線BL[i+1](雜質層110[i+1])的電位VD[i+1]被設定為1.5V。這樣，由於在MONOS存儲單元108B上沒有積蓄電荷的情況下，電流Ids流動，因而通過導通狀態的電晶體T1、T2，電位VD[i]在0V到1.5V之間變化，電位VD[i+1]在1.5V到0V之間變化。與此相反，由於在MONOS存儲單元108B上積蓄了電荷的情況下，電流Ids不流動，因此，儘管電晶體T1、T2處於導通狀態，電位VD[i]為0V，電位VD[i+1]為1.5V，兩者都保持不變。因此，通過檢測一對位線BL[i]、[i+1]的電位，有可能從存儲單元100[i]的MONOS存儲單元108B中讀出數據。
雖然存儲單元100[i+1]裡的電晶體T1、T2也處於導通狀態，但由於電晶體T3的控制選通電壓VCG為0V，電位VCG比圖3的2個門限值Vlow、Vhigh兩方的還要低，因此在存儲單元100[i+1]中，沒有源極-漏極電流流動。因此，存儲單元100[i+1]中的數據存儲狀態，不會對從存儲單元100[i]的數據的讀出有負面影響。
在從存儲單元100[i]左側的MONOS存儲單元108A中讀出數據時，最好將存儲單元100[i-1]、[i]的各個位置上的電位，設置為與上述情況相同。
(存儲單元的編輯)圖5說明了對存儲單元100[i]的字選通104右側的MONOS存儲單元108B的編輯。在該編輯操作之前，已經執行了後述的數據消除操作。
在圖5中，與圖3相同，子控制選通線SCG[i]的位為過載電位(例如為5V)、子控制選通線SCG[i+2]的電位為0V。但是，各字選通104的電位，按照字線被設定在例如是0.77-1.0V的程度。通過子控制選通線SCG[i+1]，將存儲單元100[i+1]右側的控制選通108B的電位，設定為圖4所示的電位Vwrite(例如5-6V)，將第[i+1]編號的雜質層110[i+1](位線BL[i+1])的電位VD[i+1]設定為例如是4.5-5V。
如此，存儲單元100[i]的電晶體T1、T2分別導通，面對雜質層110[i]，在電流Ids流動的一側，在MONOS存儲單元108B的ONO薄膜109上捕獲了溝道熱電子(CHE)。相反，執行對MONOS存儲單元108B的編輯操作，寫入數據「0」或「1」。
(存儲單元的數據消除)圖6說明了有關連接在字線WL上的2個存儲單元100[i]、[i+1]的數據消除。
圖6中，各字選通104的電位，通過字線WL被設定在例如是1.8V，利用子控制選通線SCG[i]、[i+1]、[i+2]，將控制選通106A、106B的電位設定在例如是-5--6V的程度(第1消除用高電壓)。而且，將雜質層(位線)110[i]、[i+1]、[i+2]的各電位，設定為與P型平板電壓相等的3-5V(第2消除用高電位)。
與此相對，由於由施加在金屬(M)上的第1消除用高電壓，以及施加在矽(S)上的第2消除用高電位所形成的電場，使得在各MONOS存儲單元108A、108B的薄膜109上所捕獲的電子，通過隧道效應被消除。由此，有可能在若干存儲單元中，同時執行數據消除。作為消除操作，與上述情況不同，它最好是通過在作為位線的雜質層表面的從一個能帶躍遷到另一個能帶的隧穿(band-band tunnelling)而形成熱空穴，從而消去所存儲的電子。(非易失性半導體存儲器的全部結構)參照圖7(A)-7B，對利用上述存儲單元100所構成的非易失性半導體存儲裝置的全部結構進行說明。
圖7(A)是單片非易失性半導體存儲器件的平面排列圖，將夾住字線驅動部201的左右存儲單元陣列區域200A、200B，分別分為例如是32個扇區210。作為單片非易失性半導體存儲器件，它具有第0-第63的扇區210。
由於如圖7(A)所示，左右存儲單元陣列區域200A、200B在第2方向(行方向)B上，分別被分為32個扇區210，因此，各扇區210在被稱為長度方向(列方向)的第1方向上，具有豎長形狀。數據消除的最小單位是扇區210，扇區210內的存儲數據被全部消除。
左右存儲陣列區域200A、200B中的每一個，都具有例如是4k條字線WL、2k條位線BL。這裡，在本實施例中，由於一條位線BL上連接有2個MONOS存儲單元108A、108B，因而2k條位線BL意味著4k比特的存儲容量。由於圖7(A)的非易失性半導體存儲裝置具有左右存儲陣列區域200A、200B，因而，作為整個存儲器，它具有用(4k條字線WL)×(2k條位線BL)×2×2所定義的存儲容量。各扇區210的存儲容量是全部存儲容量的1/64，它具有用(4k條字線WL)×(64條位線BL)×2所定義的存儲容量。
圖7(B)顯示了圖7(A)所示的非易失性半導體存儲裝置的一個扇區210的細節。如圖7(B)所示，在第2方向上，對各扇區210進行分割，各扇區210具有可讀寫16比特數據的I/O0-I/O15用的存儲塊(與輸入輸出位相應的存儲塊)214。
如圖7(B)所示，各存儲塊214具有4k(4096)條字線WL。(扇區的細節)圖8顯示了圖7(A)所示的扇區0的細節。如圖9所示，圖8中所示的小存儲塊216，是在列方向上排列了例如是64個存儲單元100，在行方向上排列了例如是4個存儲單元100的存儲塊。1個小存儲塊216中，連接有例如是作為第1層金屬配線層的4條子控制選通線SCG0-SCG3、作為數據輸入數據線的4條位線BL0-BL3，以及64條字線WL。
這裡，偶數列(第0列或第2列)的若干存儲單元的各個第2控制選通106B以及奇數列(第1列或第3列)的若干存儲單元的各個第1控制選通106A，被共同連接到偶數的控制選通線SCG0、SCG2上。同樣，奇數列(第1列或第3列)的若干存儲單元的各個第2控制選通106B以及偶數列(第2列或第4列)的若干存儲單元的各個第1控制選通106A，被共同連接到奇數的伺服選通線SCG1、SCG3上。
如圖8所示，由於在1個存儲塊214內，在列方向上，配置了64個小存儲塊216，以執行16比特的輸入輸出，因此，在行方向上，配置了相應於16個I/O-I/O0-I/O15的16個存儲塊214。
在行方向上配置的16個小存儲單元216的16條控制選通線SCG0，共同連接於在行方向上延伸的例如是第2層金屬配線M0上。同樣，16條子控制選通線SCG1共同連接在金屬配線M1上，16條子控制選通線SCG2共同連接在金屬配線M2上，16條子控制選通線SCG3共同連接在金屬配線M3上。
設計了作為這個扇區0的控制選通驅動部的CG驅動器300。設計了由該CG驅動器300開始，沿著列方向延伸的4條主控制選通線MCG0-MCG3，這些例如可以利用第3層金屬配線而形成。
圖10顯示了彼此相鄰的扇區0與扇區1的關係。儘管所謂的扇區0和扇區1為字線WL所共用，但是主控制選通線MCG以及主位線MBL都是分別獨立設計的。特別是，在圖10中，顯示了與扇區0相應的CG驅動器300，以及與扇區1相應的CG驅動器301。CG驅動器是為每個扇區單獨設置的。
依據舉例說明的扇區0，每個小存儲塊216上配置的若干個子控制選通線SCG0，共同連接到主控制選通線MCG0上。在從該主控制選通線MCG0到子控制選通線SCG0的各通路中，沒有配置選通電路。
同樣，每一個小存儲塊216上配置的若干位線BL0(雜質層)，共同連接到作為金屬配線的主位線MBL0上。在從該主位線MBL0到各位線BL0的各通路中，也沒有配置選通電路。以上的情況，在扇區0以外的其它扇區也是這樣的。
(操作說明)這裡，在以下的表1中，顯示了在本實施例的非易失性半導體存儲裝置中執行數據消除時以及執行編輯時，所設定的控制選通線CG、位線BL以及字線WL的各電位。[表1]
在表1中，數據消除時，例如是扇區0(選擇扇區)內全都是選擇單元，向4096條字線WL提供1.8V。通過CG驅動器300，將第1消除用高電壓(例如是-5V)提供給4條主控制選通線MCG0-MCG3，從而能將第1消除用高電壓一起提供給扇區0(選擇扇區)內的所有主存儲單元的控制選通106A、106B。此時，第二消除用高電位(例如是5V)被提供給扇區0內的所有位線BL，該供給方法將在以後說明。因而，能夠對所選擇扇區0內的所有存儲單元，執行數據消除。
此時，在非選擇區域例如是扇區1中，即使是將1.8V提供給所有的4096條字線WL，也由於能將0V分別提供給控制選通CG以及位線BL，因而，不能在非選擇扇區內執行數據消除。
接著，對編輯操作進行說明。在與所選扇區0內的16個I/O分別對應的各個MONOS存儲單元中，對16比特同時執行數據編輯。為此，將1V提供給與扇區0內的所選單元相連的任意一條字線WL，其它的4095條字線WL被設定為0V。對於扇區0內的16個小存儲塊216，將5V提供給與圖5的CG[i]、CG[i+1]相當的2條控制選通線CG，其它控制選通線CG被設定為0V。而且，在與扇區0內的各個I/O0-I/O15相應的存儲塊214中，將5V提供給與圖5的位線BL[i+1]相當的1條位線BL，其它位線BL被設定為0V。由此，可以在與扇區0內的各個I/O相應的存儲塊214中的每一個MONOS存儲單元中，執行數據編輯。
此時，如表1所示，儘管在所選扇區0內的非選擇單元中，字線WL被設定為0V，但在控制選通線CG和位線BL上，被共同施加了5V的高電壓。
另一方面，如表1所示，在非選擇扇區內的非選擇單元中，控制選通線CG以及位線BL被共同施加了0V。因此，在非選擇扇區內，由於施加了與編輯時相同高的電位，因而不會在非選擇單元內生成幹擾。
儘管已經向非所選扇區0內的非所選單元施加了高電位，但這種高電位只能在扇區0中執行編輯的情況下，才能被施加上。因此，每一次在任意一個扇區中執行編輯時，經過與其它扇區內的非選擇單元中所施加的高電位進行的比較，施加高電位的頻率大幅降低，能夠防止產生幹擾。(比較例的說明)圖11顯示了比較例的結構。在這個比較例中，存儲單元陣列區域在列方向上被分割，在稱為縱向方向的列方向上，有若干扇區0、1、……。在比較例中，CG驅動器400、401，不是對應於扇區0、1而分別設計的，而是為兩個扇區0、1所共用的。
這裡，如圖11所示，與扇區0對應的選擇選通區域402，與扇區1相應的選擇選通區域403是分別設計的。選擇選通區域402、403中配置的N型MOS電晶體群，根據選擇信號線CGS0、CGS1的電位，來選擇是否將所提供的電位由CG驅動器400、401提供給扇區0、1。同樣，選擇選通區域402、403中配置的其它N型MOS電晶體群，根據選擇信號線BLS0、BLS1的電位，選擇連接/不連接扇區0、1的位線BL。
就圖11所示的比較例的非易失性半導體存儲裝置中的數據消除時刻以及編輯時刻而言，所設定的控制選通線CG、位線BL、字線WL以及選擇信號線CGS、BLS的各電位，如下述表2所示。[表2]
如表2所示，對於比較例，實質上也能將其設置為與表1所示的本實施例中的設定電位相同的電位，這一點能夠通過設計選擇選通區域402、403而實現。假如不存在選擇選通區域402、403，則在對選擇扇區0的選擇單元進行的編輯時刻，也可以將高電位施加到非選擇扇區1的非選擇單元上。這樣，一旦越過扇區，將編輯時刻的高電位也施加到非選擇單元上，則每次非選擇單元中都施加有一個高電位，從而生成幹擾。
在比較例中，為防止上述幹擾的產生，必須為各個扇區單獨設計選擇選通區域。但是，僅僅是這種選擇選通區域的佔有空間部分的面積增大，存儲單元的集成度降低。
在這個比較例中，由於在選擇選通區域402、403中使用了N型MOS電晶體而產生了電壓下降，因此，CG驅動器400、401必須為原本必要的第1消除用高電位上的電壓下降部分的電壓提供向上的補償，完成了高電壓化。
在上述本發明的實施例中，既能避免幹擾，又能省略選擇選通區域，因而使存儲單元的高集成化和低電壓驅動成為可能。
在圖10所示的本發明的實施例中，就位線BL而言，也有可能追加選擇選通。如此，對於所選扇區0中的非選擇單元，位線BL最好是通過選擇選通而保持懸置狀態。因而， 編輯不能使所選扇區0內的非選擇單元的位線BL成為高電位。因此，能進一步降低非選擇單元中的數據幹擾。在通過選擇選通，將高電位提供給位線的時刻，恐怕會留下產生電壓下降的缺陷。
(單片存儲器的結構)圖12是一張簡要框圖，它顯示了單片化的上述非易失性半導體存儲裝置。對於圖12中，在IC晶片500中，設置了左陣列塊502以及右陣列塊504。該左右陣列塊502、504中的每一個，都包含圖7中所說明的存儲單元陣列區域。
在該左右陣列塊502、504之間，配置有CG解碼器506、X預解碼器508、WL驅動器(左)510、WL驅動器(右)512以及在Y中的解碼器514。
讀出放大器/BL驅動器516、518，分別連接到左右存儲塊502、504上。對於該讀出放大器/BL驅動器516、518中的任何一個，都可以通過數據輸入/輸出緩衝器520以及輸出端子522，而輸出16比特的信號IO0-15。
IC晶片500中，還設置了一個控制邏輯電路532，用於依據經由命令端530輸入的各種使能信號，而生成控制邏輯信號。根據該控制邏輯電路532的輸出，在電位生成電路534中，生成提供給控制選通線WL以及位線BL等的各種電位。
另一方面，基於經由地址端640而從外部輸入的地址信號ADR
，在地址緩衝器542中，生成地址信號A0-20。該內部地址信號A0-20的定義，如下述表3所示。[表3]
如表3所示，內部地址信號的高6位A[2015]，是在從圖7(A)所示的扇區0-63中選出一個時使用的。內部地址信號的中間3位A[1412]，是在從來自圖9所示的一個存儲單元群MC的8比特中選出1比特時使用的。內部地址信號的低12位A[110]，是在從4096條字線WL中選出一條時使用的。
圖13詳細顯示了圖12中所示的左存儲塊502。該存儲塊502，具有與圖7(A)相同的被分割為32塊的扇區0-31，與圖7(B)相同，扇區0-31的每一個中，都被分割為與16個I/O相對應的存儲塊。
如圖13所示，設置了與32個扇區的每一個相對應的CG驅動器300-331。與扇區0相對應的CG驅動器300，與圖8中所示的相同，用於將控制選通電壓直接提供給扇區0內的各個存儲單元。其它CG驅動器301-331也具有相同的功能。
圖13中，對應32個扇區0-31中的每一個扇區，而設置了作為消除用位線驅動部的平板驅動器340-0-340-31。平板驅動器340-0，將第2消除用高電位提供給扇區0內的例如是P型平板。其它的平板驅動器340-1-340-31也具有相同的功能。
對於圖13，根據32個扇區0-31中的每一個扇區，而設置了扇區解碼器350-0-350-31。扇區驅動器350-0，對在內部地址信號的高6位A[2015]中生成的信號進行解碼。因此，在選擇扇區0時，扇區解碼器350-0驅動CG驅動器300、平板驅動器340-0，將必要的電位提供給控制選通線CG、位線BL。
圖13中，對應32個扇區0-31中的每一個扇區，設置了Y通路電路360-0-360-31、扇區選擇電路370-0-370-31。Y通路電路360-0-360-31，根據圖12所示的Y解碼器514的信號，從與16個I/O相連的位線BL0-3中選出一條。扇區選擇電路370-0-370-31，基於來自相應扇區解碼器360-0-360-31的選擇信號SEC0-SEC31，執行與圖12所示的讀出放大器/BL驅動器516的連接/不連接。
本發明並不僅僅限於上述實施例，有可能實現本發明的主旨範圍內的各種變形。
例如，就非易失性半導體元件108A、108B的結構而言，不只限於MONOS結構。本發明也可適用於依據一個字線104和第1、第2控制選通106A、106B，使用能在2個部分中單獨捕獲電荷的其它類型的存儲單元的非易失性半導體存儲裝置中。
權利要求
1.一種非易失性半導體存儲裝置，其特徵在於具有存儲單元陣列區域，該存儲單元陣列區域使得分別在相交叉的列方向和行方向中，排列了具有一個字選通、由第1、第2控制選通控制的第1、第2非易失性存儲元件的存儲單元，控制選通驅動部，用於驅動所屬存儲單元陣列區域內的所述若干存儲單元的各個所述第1、第2控制選通，所述存儲單元陣列區域具有在所述行方向上分割的若干扇區，所述控制選通驅動部，具有分別對應所述若干扇區中的每一個的若干控制選通驅動器，所述若干控制選通驅動器中的每一個，都可能對相應的一個扇區內的所述第1、第2控制選通電壓進行設置，這種電壓設置與其它扇區無關。
2.依據權利要求1的一種非易失性半導體存儲裝置，其特徵在於在數據消除時刻，從所述若干控制選通驅動器中選取一個，將第1消除用高電位提供給該一個扇區內的所有所述第1、第2控制選通，從而能對所述若干扇區內的每一個扇區，一起執行數據消除。
3.依據權利要求2的一種非易失性半導體存儲裝置，其特徵在於在所述若干扇區的每一個上，都設置有沿所述列方向形成的若干控制選通線，所述控制選通驅動部，不通過選通電路，而直接連接到所述若干扇區的每一個扇區內所配置的所述若干控制選通線的每一條上。
4.依據權利要求3的一種非易失性半導體存儲裝置，其特徵在於所述若干控制選通線包含若干主控制選通線，用於直接連接到所述控制選通驅動部，若干子控制選通線，用於將所述若干主控制選通線，與所述若干存儲單元的所述第1、第2控制選通連接起來。
5.依據權利要求4的一種非易失性半導體存儲裝置，其特徵在於在所述若干扇區的每個扇區上所設置的偶數的主控制選通線上，連接有若干子控制選通，該若干子控制選通，共同連接了偶數列的所述若干存儲單元中每一個存儲單元的所述第2控制選通以及奇數列的所述若干存儲單元中每一個存儲單元的所述第1控制選通；在所述若干扇區的各扇區上設置的奇數的主控制選通線上，連接有若干子控制選通線，這些子控制選通線，共同連接了奇數列的所述若干存儲單元中每一個存儲單元的所述第2控制選通以及偶數列的所述若干存儲單元中每一個存儲單元的所述第1控制選通。
6.依據權利要求5的一種非易失性半導體存儲裝置，其特徵在於在根據所述若干扇區而設置的所述若干控制選通驅動器中的每一個上，連接有k條主控制選通線；在所述若干扇區的每一個上，在所述行方向上，配置了若干存儲塊，這些存儲塊與由連接了k條子控制選通線的存儲單元群構成的各個輸入輸出位相對應；設置了沿著所述行方向延伸的若干配線，通過所述若干配線中的一條使所述k條主控制選通線中的每一條與和其相應的所述k條子控制選通線中的每一條相連。
7.依據權利要求6的一種非易失性半導體存儲裝置，其特徵在於將在所述存儲塊的所述行方向上延伸的存儲單元數設定為4個，設定k＝4。
8.依據權利要求1的一種非易失性半導體存儲裝置，其特徵在於，在所述若干扇區的每一個扇區上，進一步設置了沿所述列方向延伸而形成的若干位線；以及至少在數據編輯時和讀出時，驅動所述若干位線的位線驅動部。
9.依據權利要求8的一種非易失性半導體存儲裝置，其特徵在於，進一步設置了在一個扇區的每個數據消除時，向該扇區內形成的所述若干位線提供第2消除用高電位的消除用位線驅動部。
10.依據權利要求8的一種非易失性半導體存儲裝置，其特徵在於所述若干位線是在雜質層上形成的。
11.依據權利要求10的一種非易失性半導體存儲裝置，其特徵在於所述若干扇區中的每一個，都是在與其它扇區相分離的一個平板區域內形成的，在所述平板區域內，設置了用於提供第2消除用高電位的消除用平板驅動部。
12.依據權利要求10的一種非易失性半導體存儲裝置，其特徵在於設置了若干主位線，這些主位線分別連接在所述雜質層上形成的所述若干位線中每一條位線上；在從所述若干主位線至所述若干位線的各條路徑中，沒有設置選通電路。
13.依據權利要求1至12中任何一個非易失性半導體存儲裝置，其特徵在於在所述存儲單元陣列區域上，沿著行方向設置了若干字線，這些字線被分別共同連接到沿所述行方向配置的所述若干存儲單元中每一個存儲單元的所述字選通上；在所述存儲單元陣列區域的所述行方向的一端上，設置了字線驅動部，用於驅動所述若干字線。
14.依據權利要求1-12中的任意一種非易失性半導體存儲裝置，其特徵在於所述第1、第2非易失性存儲元件中的每一個，具有作為電荷捕獲點的由氧化膜(O)、氮化膜(N)以及氧化膜(O)構成的ONO薄膜。
全文摘要
提供能避免幹擾而不需要選擇選通區域的高集成化和低電壓驅動的非易失性半導體存儲裝置。非易失生半導體存儲裝置具有存儲單元陣列區域，該存儲單元陣列區域使得在列方向行方向上，分別排列有若干個包含通過字選通和控制選通而被控制的存儲單元100。存儲單元陣列區域，具有在行方向B上被分割的、在所謂縱向方向的列方向A上的若干扇區，其中每個都具有分別沿列方向A的多個各列排列的若干存儲單元100。控制選通驅動部，具有分別與該若干扇區中的每個相對應的若干控制選通驅動器300、301。
文檔編號G11C16/04GK1391233SQ0212333
公開日2003年1月15日 申請日期2002年4月13日 優先權日2001年4月13日
發明者龜井輝彥 申請人:精工愛普生株式會社