一種SOC異步時鐘域信號接口的系統的製作方法

2023-05-19 00:34:37

本實用新型涉及集成電路領域，特別是涉及超大規模集成電路(VLSI)領域的設計系統。

背景技術：

隨著時間的推移，集成電路行業發展到2016年，已有類似如Intel這樣先進的foundry，提出準備邁入10nm製程的規劃。高集成度的推行，也使晶片規模越來越大，功能越來越複雜，設計難度越來越高。

SOC的內部時鐘的複雜化，導致跨時鐘域的接口越來越多。針對這些異步信號的處理，國外的先驅們，提出來很多建設性意見，為我們國內從業者們指明了道路。一般來講可分為兩大類：利用鎖存器加組合器件來處理；另一種就是採取FIFO作為接口緩存。

上述兩種處理系統的指導設計一般用到器件較多，一定程度上講是資源浪費，並且如果輸入脈衝高電平寬度低於最快時鐘周期的話，一般無法適用。因此，我們要想很好的解決這個問題，我們要處理好四個方面：一是如何簡化電路；二是如何適應最小輸入脈寬的問題；三是解決好亞穩態問題；四是要提高設計可靠性。

技術實現要素：

本實用新型的目的是針對SOC異步時鐘域信號接口問題，針對以上四個方面提出一種簡潔的、可靠性高的系統，能解決好亞穩態的問題，並且沒有輸入脈寬限制。

本實用新型的技術方案包括：

時鐘域1、時鐘域2和復位電路；支持兩個時鐘域是完全異步的關係，沒有相位關係需求，也沒有頻率需求。

所述的時鐘域1內包含：第一數據鎖存器。第一數據鎖存器帶有異步復位端R和同步時鐘端CK，低電平產生復位，時鐘上升沿鎖存數據輸入端D的狀態。第一數據鎖存器的時鐘端CK連接時鐘域1內的輸入數據脈衝信號；第一數據鎖存器的數據端D連接SOC常態高電平數據「1」；第一數據鎖存器的異步復位端R連接所述復位電路的輸出端；

所述的時鐘域2內包含：第二數據鎖存器、第三數據鎖存器。這兩個數據鎖存器同樣帶有異步復位端R和同步時鐘端CK，低電平產生復位，時鐘上升沿開始鎖存數據輸入端D的狀態。第二數據鎖存器的時鐘端CK連接時鐘域2內的時鐘信號；第二數據鎖存器的數據端D連接第一數據鎖存器的數據輸出端Q；第二數據鎖存器的異步復位端R連接所述復位電路的輸出端；第三數據鎖存器的時鐘端CK連接時鐘域2內的時鐘信號；第三數據鎖存器的數據端D連接第二數據鎖存器的數據輸出端Q；第三數據鎖存器的異步復位端R連接系統復位信號；

所述復位電路包含一個與門。此與門的兩個輸入端分別連接系統復位信號和第三數據鎖存器的反相數據輸出端/Q。

採用上述結構後，本實用新型的有益效果是：

結構簡單，一共只用到了4個器件，三個鎖存器和一個門單元。

時鐘域1中輸入脈衝信號連接第一數據鎖存器的時鐘端CK，此鎖存器的數據端D連接SOC常態高電平數據「1」，這樣最大限度的保障了不漏信號；同時，時鐘域1的輸入脈衝信號寬度可以低於時鐘域1的時鐘單周期寬，從而徹底解決了一般設計中脈衝寬度受限於時鐘域1的時鐘頻率的問題；時鐘域2中第三數據鎖存器的反相數據輸出端/Q，反饋到復位電路，這樣做的好處是：使第三數據鎖存器的數據輸出端Q，輸出脈衝信號寬度為時鐘域2的時鐘單周期寬，即脈衝寬度為單拍寬，從而避免了誤觸發。總的來講提高了採集的穩定性和適應性。

時鐘域1的輸入脈衝信號寬度可以低於系統最快時鐘單周期寬，進一步提高了採集的穩定性和適應性。

時鐘域2的同步電路，採用兩級鎖存器進行同步，第三鎖存器的輸出信號才用到系統中間，第二鎖存器僅用於傳遞；時鐘域2中電路經過兩級同步很好的解決了亞穩態問題。

附圖說明

圖1繪示為SOC異步時鐘域信號的接口電路圖。

圖2繪示為圖1中clock1快於clock2，各種脈衝寬度的時序波形。

圖3繪示為圖1中clock2快於clock1，各種脈衝寬度的時序波形。

圖4繪示為圖1中clock1等於clock2，各種脈衝寬度的時序波形。

具體實施方式

下面結合附圖和具體實施方式對本實用新型作進一步詳細的說明。

1、電路連接、器件功能、信號命名闡述：

如圖1所示，電路用到了4個器件，三個鎖存器和一個門單元。

分別為：第一鎖存器DFF1，第二鎖存器DFF2，第三鎖存器DFF3，與門單元AND。鎖存器的類型為：帶異步復位端的同步觸發器。異步復位端定義為R，同步時鐘端定義為CK，數據輸入端命名為D，數據輸出端命名為Q，反相數據輸出端命名為/Q。其中輸入端包括：D、R、CK；輸出端包括：Q、/Q。功能描述如下：異步復位端R，輸入低電平「0」時(其他輸入端可以是任意值)，Q端輸出低，/Q輸出高，此為異步復位狀態；異步復位端R，輸入高電平「1」時，在CK的上升沿，Q端輸出更新為D端的值，此為鎖存瞬間；異步復位端R，輸入高電平「1」時，在CK的非上升沿，Q端處於保持狀態，即維持最後CK的上升沿的鎖存值。clock1、clock2分別為兩個時鐘域的時鐘信號。System_reset_n表示常規的系統復位信號，低電平「0」復位。

如圖1所示，所述的DFF1的D端直連一個上拉電阻，CK接脈衝輸入，R端來自AND的輸出。其中D端的上拉電阻實現了常態高電平「1」的輸入，這種連接系統在一般的SOC中都是很常見的處理。所述的DFF2的D端接DFF1的Q端，CK接clock2，R端來自AND的輸出。所述的DFF3的D端接DFF2的Q端，CK接clock2，R端來自System_reset_n。AND的輸入端分別連System_reset_n、DFF3的反相數據輸出/Q。DFF3反相數據/Q起到反饋作用，從而，系統復位、反饋信號復位發生時，都能產生nRST信號，來復位DFF1、DFF2。

2、時序功能仿真分析：

請見附圖2、3、4，分別分析了各種時鐘關係的電路工作狀態。

如圖2所示,表示clock1快於clock2的情況。圖中Data_in1表示第一個輸入脈衝，此脈衝由Data_in輸入，脈衝寬度小於clock1的四分之一，同時，脈衝寬度小於系統最快時鐘(clock1最快)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平「1」；Data_in1的上升沿之後：第一個clock2的上升沿到來瞬間，Q2輸出高電平「1」；第二個clock2的上升沿到來瞬間，Data_out輸出高電平「1」，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低；第三個clock2的上升沿到來瞬間，由於Q1、Q2早已變成低電平「0」，此時，「0」傳遞到Data_out。形成了一個clock2的周期寬度的脈衝Data_out1。

Data_in2表示輸入脈衝寬度變寬到等於系統快時鐘clock1的情況，同理分析發現：Data_in2形成了Data_out2；Data_in3表示輸入脈衝寬度變寬到大於系統快時鐘clock1、小於系統慢時鐘clock2的情況，同理分析發現：Data_in3形成了Data_out3；Data_in4表示輸入脈衝寬度變寬到大於系統慢時鐘clock2的情況，同理分析發現：Data_in4形成了Data_out4；Data_in5表示輸入脈衝寬度變寬到大於系統慢時鐘clock2兩倍以上的情況，同理分析發現：Data_in5形成了Data_out5。

如圖3所示,表示clock2快於clock1的情況。圖中Data_in1表示第一個輸入脈衝，此脈衝由Data_in輸入，脈衝寬度小於clock1的四分之一，同時，脈衝寬度小於系統最快時鐘(clock2最快)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平「1」；Data_in1的上升沿之後：第一個clock2的上升沿到來瞬間，Q2輸出高電平「1」；第二個clock2的上升沿到來瞬間，Data_out輸出高電平「1」，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低；第三個clock2的上升沿到來瞬間，由於Q1、Q2早已變成低電平「0」，此時，「0」傳遞到Data_out。形成了一個clock2的周期寬度的脈衝Data_out1。

Data_in2表示輸入脈衝寬度變寬到等於系統快時鐘clock2的情況，同理分析發現：Data_in2形成了Data_out2；Data_in3表示輸入脈衝寬度變寬到大於系統快時鐘clock2、小於系統慢時鐘clock1的情況，同理分析發現：Data_in3形成了Data_out3；Data_in4表示輸入脈衝寬度變寬到大於系統慢時鐘clock1的情況，同理分析發現：Data_in4形成了Data_out4；Data_in5表示輸入脈衝寬度變寬到大於系統慢時鐘clock1兩倍以上的情況，同理分析發現：Data_in5形成了Data_out5。

如圖4所示,表示clock2等於clock1的情況。圖中Data_in1表示第一個輸入脈衝，此脈衝由Data_in輸入，脈衝寬度小於clock1的四分之一，同時，脈衝寬度小於系統最快時鐘(clock2等於clock1)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平「1」；Data_in1的上升沿之後：第一個clock2的上升沿到來瞬間，Q2輸出高電平「1」；第二個clock2的上升沿到來瞬間，Data_out輸出高電平「1」，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低電平「0」；第三個clock2的上升沿到來瞬間，由於Q1、Q2早已變成低電平「0」，此時，「0」傳遞到Data_out。形成了一個clock2的周期寬度的脈衝Data_out1。Data_in2表示輸入脈衝寬度變寬到等於系統時鐘的情況，同理分析發現：Data_in2形成了Data_out2；Data_in3表示輸入脈衝變寬到大於系統時鐘兩倍的情況，同理分析發現：Data_in3形成了Data_out3；Data_in4表示輸入脈衝寬度變寬到大於系統時鐘三倍的情況，同理分析發現：Data_in4形成了Data_out4；Data_in5表示輸入脈衝寬度變寬到大於系統時鐘五倍以上的情況，同理分析發現：Data_in5形成了Data_out5。

到此，我們分析了數據、時鐘之間各種相對時序關係，總結得到：圖1中的系統可以完美實現異步時鐘域的接口。