反熔絲電路及其編程方法、反熔絲結構的製作方法

2023-05-19 12:39:26 1

反熔絲電路及其編程方法、反熔絲結構的製作方法
【專利摘要】一種反熔絲電路及其編程方法、反熔絲結構，其中反熔絲結構，包括：半導體襯底；位於半導體襯底上的PMOS電晶體，所述PMOS電晶體的柵極位於半導體襯底上，所述柵極具有第一部分和位於第一部分兩端的第二部分，第二部分的寬度小於第一部分的寬度，PMOS電晶體的源區和漏區位於柵極的第一部分和第二部分兩側的半導體襯底內，其中，在對反熔絲進行編程時，PMOS電晶體的源區和漏區在熱載流子穿通效應的作用下發生穿通。所述反熔絲結構在編程後的穩定性較高。
【專利說明】反熔絲電路及其編程方法、反熔絲結構

【技術領域】
[0001] 本發明涉及半導體領域，特別涉及一種反熔絲電路及其編程方法、反熔絲結構。

【背景技術】
[0002] 反熔絲（Antifuse)是一種非常重要的一次性可編程互聯單元，其被廣泛的應用於 計算機、通信、汽車、衛星以及航空航天等領域。
[0003] 基於反熔絲的半導體器件具有十分優越的性能，主要體現在以下幾個方法：（1) 具有非易失性，通過編程電壓對反熔絲進行編程，編程後反熔絲由一種狀態轉變為另一種 狀態，這種狀態的改變是不可逆的，並且改變後的編程狀態可以永久的保存；（2)具有抗輻 射性，反熔絲是天然的抗輻射組件，它不僅可以耐受核輻射的影響，而且對外太空放入各種 粒子輻射具有免疫的性能；（3)具有高可靠性，有研究表明反熔絲器件的可靠性比專用的 集成電路（ASIC)的可靠性還要高一個數量級；（4)具有保密性，反熔絲編程前後發生的變 化是極其微小，一般在幾十納米範圍內，另外反熔絲器件的內部具有的反熔絲的個數由幾 十萬到幾百萬，甚至幾千萬，因此對反熔絲器件進行逆向設計幾乎不肯能；（5)具有百分百 的可測性，反熔絲在編程前後表現出兩種截然不同的電特性，使用測試電路可以實現大規 模反熔絲的全覆蓋測試；（6)體積小、速度快、功耗低，使用先進的半導體工藝加工手段可 以將反熔絲做的極小，從而能有效降低反熔絲的自身寄生電容，另一方面，編程後的反熔絲 的電阻可以小至幾十歐姆，因此反熔絲器件不僅速度快，而且功耗高。
[0004] 依據反熔絲介質材料的不同可以將反熔絲分類為多晶矽反熔絲、0N0反熔絲、N0 反熔絲、非晶矽（a-Si)反熔絲等，其中最典型的反熔絲為非晶矽（a-Si)反熔絲，參考圖1， 圖1為現有非晶矽反熔絲的剖面結構示意圖，包括：基底200 ;位於基底200上的第一金屬 層201，第一金屬層201作為非晶娃反烙絲的下電極；位於第一金屬層201上的非晶娃層 202 ;位於非晶矽層202上的第二金屬層203,第二金屬層203作為非晶矽反熔絲的上電極。
[0005] 非晶矽反熔絲的關態電阻很大，高達1000兆歐，對非晶矽反熔絲進行編程時，在 第一金屬層201上施加低電平，在第二金屬層203上施加高電平，第一金屬層201和第二金 屬層203之間存在高的電勢差，使得非晶矽層202發生擊穿，非晶矽層202的擊穿會產生大 量的熱量，這些熱量使得第一金屬層201和第二金屬層203中的金屬向非晶矽層202內部 產生遷移，形成金屬矽化物，同時將鄰近的非晶矽轉換為多晶矽或單晶矽，最後形成導電細 絲。在編程後，多晶矽反熔絲的平均電阻為50?55歐姆。
[0006] 但是現有的多晶矽反熔絲的穩定性較差。


【發明內容】

[0007] 本發明解決的問題是提高反熔絲的穩定性。
[0008] 為解決上述問題，本發明技術方案提供了一種反熔絲電路，包括：PM0S電晶體，所 述PM0S電晶體的柵極位於半導體襯底上，所述柵極具有第一部分和位於第一部分兩端的 第二部分，第二部分的寬度小於第一部分的寬度，PM0S電晶體的源區和漏區位於柵極的第 一部分和第二部分兩側的半導體襯底內，PMOS電晶體的柵極與驅動電源端相連，PMOS晶 體管的源區與編程電源端相連；NM0S電晶體，NM0S電晶體的柵極與編程控制電源端相連， NM0S電晶體的漏區與PMOS電晶體的漏區相連，NM0S電晶體的源極接地；其中，對反熔絲進 行編程時，在編程控制電源端施加編程控制電壓，NM0S電晶體導通，在驅動電源端施加驅動 電壓，PMOS電晶體關斷，編程電源端施加編程電壓，PMOS電晶體的源區和漏區在熱載流子 穿通效應的作用下發生穿通。
[0009] 可選的，所述PM0S電晶體柵極的第二部分的寬度小於等於第一部分寬度的2/3， 且大於等於第一部分寬度的1/5。
[0010] 可選的，所述PM0S電晶體柵極的第二部分的長度小於等於第一部分長度的1/2， 且大於等於第一部分長度的1/4。
[0011] 可選的，所述PM0S電晶體的源區施加的編程電壓為脈衝電壓。
[0012] 可選的，所述脈衝電壓峰值為PM0S電晶體的工作電壓絕對值的1?2倍，脈衝電 壓的頻率為〇. 〇5MHz?1MHz。
[0013] 可選的，所述PMOS電晶體柵極的第一部分底部的溝道區內還具有若干分立的淺 溝槽隔離結構。
[0014] 可選的，所述淺溝槽隔離結構的材料為氧化矽。
[0015] 可選的，所述淺溝槽隔離結構的寬度小於PM0S電晶體柵極的第一部分的寬度。 [0016] 可選的，所述PM0S電晶體的源區和漏區摻雜的離子為銦離子。
[0017] 可選的，所述編程控制電壓為選擇信號或地址信號。
[0018] 本發明技術方案還提供了一種反熔絲電路的編程方法，其特徵在於，包括：在 NM0S電晶體的柵極施加編程控制電壓，NM0S電晶體導通；在PM0S電晶體的柵極施加驅動電 壓，PM0S電晶體關斷；在PM0S電晶體的源區施加編程電壓，PM0S電晶體的源區和漏區在熱 載流子穿通效應的作用下發生穿通。
[0019] 本發明技術方案還提供了一種反熔絲結構，包括：半導體襯底；位於半導體襯底 上的PM0S電晶體，所述PM0S電晶體的柵極位於半導體襯底上，所述柵極具有第一部分和位 於第一部分兩端的第二部分，第二部分的寬度小於第一部分的寬度，PM0S電晶體的源區和 漏區位於柵極的第一部分和第二部分兩側的半導體襯底內，其中，在對反熔絲進行編程時， PM0S電晶體的源區和漏區在熱載流子穿通效應的作用下發生穿通。
[0020] 可選的，所述PM0S電晶體柵極的第二部分的寬度小於等於第一部分寬度的2/3， 且大於等於第一部分寬度的1/5。
[0021] 可選的，所述PM0S電晶體柵極的第二部分的長度小於等於第一部分長度的1/2， 且大於等於第一部分長度的1/4。
[0022] 可選的，所述PM0S電晶體柵極的第一部分底部的溝道區內還具有若干分立的淺 溝槽隔離結構。
[0023] 可選的，所述淺溝槽隔離結構的材料為氧化矽。
[0024] 可選的，所述淺溝槽隔離結構的寬度小於PM0S電晶體柵極的第一部分的寬度。
[0025] 可選的，淺溝槽隔離結構的深度小於等於PM0S電晶體源區和漏區的深度。
[0026] 與現有技術相比，本發明技術方案具有以下優點：
[0027] 反熔絲電路採用PM0S電晶體作為反熔絲，利用PM0S電晶體的熱載流子穿通效應， 使PMOS電晶體的源區和漏區發生穿通，完成對反熔絲的編程，提高了反熔絲的穩定性。另 夕卜，本發明的PM0S電晶體的柵極的第二部分的寬度小於第一部分的寬度，使得PM0S電晶體 的邊緣的溝道區寬度(沿源區和漏區方向的尺寸）減小，在進行編程時，使得PM0S電晶體的 源區和漏區更容易穿通，有利於減小了反熔絲編程的時間的編程電壓。
[0028] 所述PM0S電晶體柵極的第一部分底部的溝道區內還具有若干分立的淺溝槽隔離 結構，淺溝槽隔離結構與半導體襯底的接觸面會存在若干娃的懸掛鍵和缺陷，娃的懸掛鍵 或缺陷能吸附（Trapped)熱載流子效應產生熱電子，形成缺陷電荷區，從而縮短了源區和漏 區之間的距離，柵極的第一部分兩側的源區和漏區之間更容易穿通。
[0029] 所述淺溝槽隔離結構的寬度小於PM0S電晶體柵極的第一部分的寬度，淺溝槽隔 離結構的深度小於等於源區和漏區的深度，當對PM0S反熔絲進行編程時，使得淺溝槽隔離 結構與半導體襯底接觸的四個側壁和一個地面均能吸附熱電子，使得源區和漏區更容易穿 通，並且在第二部分兩側的源區和漏區穿通時產生的熱量也會加速第一部分兩側的源區和 漏區的穿通，從而使得PM0S電晶體的源區和漏區穿通速度加快，提高了電晶體反熔絲的編 程速率。

【專利附圖】

【附圖說明】
[0030] 圖1是現有技術非晶矽反熔絲的剖面結構示意圖；
[0031] 圖2?圖3為本發明實施例反熔絲的結構示意圖；
[0032] 圖4為本發明實施例反熔絲電路的結構示意圖。

【具體實施方式】
[0033] 現有的非晶矽反熔絲容易受到金屬電遷移特性的影響，非晶矽反熔絲的穩定性較 差。
[0034] 為此，本發明的發明人提出一種反熔絲電路和反熔絲結構，採用PM0S電晶體作為 反熔絲，利用PM0S電晶體的熱載流子穿通效應，使PM0S電晶體的源區和漏區發生穿通，完 成對反熔絲的編程，提高了反熔絲的穩定性。另外，本發明的PM0S電晶體的柵極的第二部 分的寬度小於第一部分的寬度，使得PM0S電晶體的邊緣的溝道區寬度(沿源區和漏區方向 的尺寸）減小，在進行編程時，使得PM0S電晶體的源區和漏區更容易穿通，有利於減小了反 熔絲編程的時間的編程電壓。
[0035] 為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明 的【具體實施方式】做詳細的說明。在詳述本發明實施例時，為便於說明，示意圖會不依一般比 例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護範圍。此外，在實 際製作中應包含長度、寬度及深度的三維空間尺寸。
[0036] 圖2?圖3為本發明實施例反熔絲的結構示意圖，圖3為圖2沿切割線AB方向的 剖面結構示意圖；圖4為本發明實施例反熔絲電路的結構示意圖。
[0037] 首先，參考圖2,所述反熔絲結構包括：半導體襯底100 ;位於半導體襯底100上的 PM0S電晶體P1，所述PM0S電晶體P1的柵極101位於半導體襯底100上，所述柵極101具 有第一部分103和位於第一部分103兩端的第二部分102,第二部分102的寬度W2小於第 一部分103的寬度W1，PM0S電晶體P1的源區105和漏區106位於柵極101的第一部分103 和第二部分102兩側的半導體襯底100內，其中，在對反熔絲進行編程時，PMOS電晶體P1的 源區105和漏區106在熱載流子穿通效應的作用下發生穿通。
[0038] 所述半導體襯底100的材料可以為單晶矽（Si)、單晶鍺（Ge)、或矽鍺（GeSi)、碳化 娃（SiC);也可以是絕緣體上娃（SOI )，絕緣體上鍺（G0I);或者還可以為其它的材料，例如砷 化鎵等III - V族化合物。所述半導體襯底300為P型半導體襯底，
[0039] 參考圖3,所述半導體襯底100中形成N型摻雜阱110。
[0040] 所述柵極101包括位於半導體襯底100上柵介質層107和位於柵介質層107上的 柵電極108,柵極101的側壁表面還具有側牆109。本實施例中，所述柵介質層107的材料 為氧化矽，柵電極108的材料為多晶矽。
[0041] 所述源區105和漏區106位於柵極101和側牆109兩側的半導體襯底100內，本 實施例中所述源區105和漏區106的摻雜離子為單一摻雜離子，所述摻雜離子為硼離子或 銦離子中的一種，當通過深摻雜離子注入工藝和退火工藝形成源區105和漏區106時，使形 成源區105和漏區106於溝道區的交界面較為陡峭，並且，所述形成的源區105和漏區106 不包含淺摻雜區（LDD)，當在源區105上施加編程電壓時，會使得源區105和漏區106與柵 極101底部的溝道區接觸面的橫向電場變強，對溝道區中的載流子和熱載流子的加速作用 增強，有利於熱載流子穿通效應的產生以及源區105與漏區106之間的穿通。
[0042] 本發明實施例中，以PM0S電晶體P1作為反熔絲，採用熱載流子的穿通效應（Hot Electron Induced Pouch-through, HEIP)使電晶體的源區和漏區發生穿通，實現對反烙 絲進行編程，其具體過程為：首先在PM0S電晶體P1的柵極101施加驅動電壓，使PM0S晶 體管P1關斷，然後在PM0S電晶體P1的源區105施加編程電壓，將PM0S電晶體P1的漏區 106接地時，源區105載流子在橫向電場的加速下，並與晶格發生碰撞電離，會產生大量熱 載流子（電子空穴對)，大量的熱電子會被靠近漏區106的半導體襯底100表面的懸掛鍵吸 附（Trapped)，形成陷阱電荷區，使得PM0S電晶體P1的溝道變短，當源區105和漏區106間 的有效溝道足夠短時，源區105和漏區106發生穿通。
[0043] 本實施例中，請參考圖2,由於PM0S電晶體P1的柵極101的第二部分102的寬度 W2小於第一部分103的寬度W1，相應的PM0S電晶體第二部分102底部的溝道區的寬度(沿 源區105和漏區106方向或X軸方向的尺寸)會小於第一部分103底部的溝道區的寬度，因 此在進行編程時，使得PM0S電晶體柵極101的第二部分102兩側的源區105和漏區106在 熱載流子穿通效應的作用下容易先發生穿通，柵極101第二部分102兩側的源區105和漏 區106 (邊緣部分的源區和漏區）的穿通時以及穿通之後會產生的大量的熱量，該熱量會傳 導至第一部分103底部的溝道區，使得第一部分103底部的溝道區的溫度升高，該區域的熱 載流子效應隨著溫度的升高而加劇，從而加快了柵極101第一部分103兩側的源區105和 漏區106 (中間部分的源區和漏區）在熱載流子穿通效應下的發生穿通，本發明實施例中的 PM0S電晶體P1相對於傳統的PM0S電晶體更容易使得源區105和漏區106之間發生穿通效 應，縮短了 PM0S電晶體反熔絲的編程時間，並且有效降低了源區105上施加的編程電壓，另 夕卜，相比於現有的多晶矽反熔絲，本發明實施例中的PM0S電晶體反熔絲不會發生金屬電遷 移的現象，穩定性提1?。
[0044] 在優選的實施例中，所述PM0S電晶體柵極101的第二部分102的寬度小於等於第 一部分103寬度的2/3,且大於等於第一部分103寬度的1/5,所述PM0S電晶體柵極的第二 部分102的長度小於等於第一部分103長度的1/2,且大於等於第一部分長度的1/4,使得 第二部分102兩側的源區105和漏區106交易穿通的同時，PMOS電晶體在編程之前的高阻 抗特性不會受到影響，並且PMOS電晶體柵極101的製作工藝不會受到限制。
[0045] 請繼續參考圖2,所述PM0S電晶體柵極101的第一部分103底部的溝道區內還具 有若干分立的淺溝槽隔離結構104,淺溝槽隔離結構104與半導體襯底100的接觸面會存在 若干矽的懸掛鍵和缺陷，矽的懸掛鍵或缺陷能吸附（Trap)熱載流子效應產生熱電子，形成 缺陷電荷區，從而縮短了源區105和漏區106之間的距離，柵極101的第一部分103兩側的 源區105和漏區106之間更容易穿通。
[0046] 所述淺溝槽隔離結構104的材料為氧化矽，淺溝槽隔離結構104在形成柵極101 之前形成，其形成的過程為：刻蝕所述半導體襯底100,形成凹槽（圖中未示出）;採用化學氣 相沉積工藝形成覆蓋所述半導體襯底100的氧化矽薄膜（圖中未示出），所述氧化矽薄膜填 充滿所述凹槽；化學機械研磨或回刻蝕去除半導體襯底100表面的氧化矽薄膜，形成淺溝 槽隔離結構104。採用化學氣相沉積工藝形成氧化矽薄膜，使氧化矽薄膜與凹槽的交界面產 生的缺陷和矽的懸掛鍵數量較多，有利於吸附熱電子。
[0047] 所述淺溝槽隔離結構104的寬度小於PM0S電晶體柵極101的第一部分103的寬 度，淺溝槽隔離結構104的深度小於等於源區105和漏區106的深度，當對PM0S反熔絲進 行編程時，使得淺溝槽隔離結構104與半導體襯底100接觸的四個側壁和一個地面均能吸 附熱電子，使得源區105和漏區106更容易穿通，並且在第二部分102兩側的源區和漏區穿 通時產生的熱量也會加速第一部分103兩側的源區和漏區的穿通，從而使得PM0S電晶體P1 的源區105和漏區106穿通速度加快，提高了 PM0S電晶體反熔絲的編程速率。
[0048] 本發明實施例，還提供了 一種採用上述PM0S電晶體構成的反熔絲電路，請參考圖 4,包括：PM0S電晶體P1，所述PM0S電晶體P1的柵極位於半導體襯底上，所述柵極具有第一 部分和位於第一部分兩端的第二部分，第二部分的寬度小於第一部分的寬度，PM0S電晶體 P1的源區和漏區位於柵極的第一部分和第二部分兩側的半導體襯底內，PM0S電晶體P1的 柵極與驅動電源端12相連，PM0S電晶體P1的源區與編程電源端11相連；NM0S電晶體N1， NM0S電晶體N1的柵極與編程控制電源端13相連，NM0S電晶體N1的漏區與PM0S電晶體 P1的漏區相連，NM0S電晶體N1的源極接地Vss ;其中，對反熔絲進行編程時，在編程控制電 源端13施加編程控制電壓Vsl，使NM0S電晶體導通，在驅動電源端12施加驅動電壓Vdd， PMOS電晶體關斷，編程電源端11施加編程電壓Vpr，PMOS電晶體P1的源區和漏區在熱載 流子穿通效應的作用下發生穿通。
[0049] 所述PM0S電晶體P1柵極的第二部分的寬度小於等於第一部分寬度的2/3,所述 PM0S電晶體P1柵極的第二部分的長度小於等於第一部分長度的1/2,所述PM0S電晶體P1 柵極的第一部分底部的溝道區內還具有若干分立的淺溝槽隔離結構，所述淺溝槽隔離結構 的材料為氧化矽，所述淺溝槽隔離結構的寬度小於PM0S電晶體P1柵極的第一部分的寬度， 淺溝槽隔離結構的深度小於等於PM0S電晶體P1源區和漏區的深度，在對PM0S電晶體反熔 絲進行編程時，PM0S電晶體P1柵極第二部分兩側的源區和漏區先發生穿通，柵極的第一部 分的底部的淺溝槽隔離結構吸附熱電子，減小了 PM0S電晶體P1柵極第二部分底部的溝道 區的長度(從源區指向漏區方向），並且第二部分兩側的源區和漏區穿通時產生的熱量也會 加速第二部分兩側的源區和漏區的穿通，從而使得PM0S電晶體P1源區和漏區穿通速率提 高，從而縮短了 PMOS電晶體反熔絲的編程時間。
[0050] 所述PM0S電晶體P1的源區施加的編程電壓Vpr為脈衝電壓，所述脈衝電壓峰值 為PM0S電晶體的工作電壓絕對值的1?2倍，脈衝電壓的頻率為0. 05MHz?1MHz，使得本 發明實施例中的PM0S電晶體P1源區和漏區的穿通速率較快，效率更高，提高了反熔絲的穩 定性。本發明實施例中的PM0S電晶體反熔絲在編程前，PM0S電晶體P1處於高阻抗，在編 程後，PM0S電晶體P1處理低阻抗。需要說明的是，PM0S電晶體的工作電壓為PM0S電晶體 工作在飽和區時柵極施加的電壓。
[0051] 在編程時，驅動電壓Vdd為恆定電壓或脈衝電壓，驅動電壓Vdd為正電壓，使得編 程時載流子的加速作用加強，載流子與溝道區的晶格碰撞產生更多的熱載流子，漏區邊緣 和柵氧化層中的缺陷吸附的熱電子更多，使PM0S電晶體P1源區和漏區更容易穿通。驅動 電壓Vdd為脈衝電壓時，所述脈衝電壓與編程電壓Vpr相同。
[0052] NM0S電晶體N1用於控制PM0S電晶體P1的漏區與接地端Vss的導通，所述NM0S 電晶體N1的柵極上施加的編程控制電壓為選擇信號或地址信號。
[0053] 本發明實施例還提供了對上述反熔絲電路的編程方法，包括：在NM0S電晶體的柵 極施加編程控制電壓，NM0S電晶體導通，在PM0S電晶體的柵極施加驅動電壓，PM0S電晶體 關斷，在PM0S電晶體的源區施加編程電壓，PM0S電晶體的源區和漏區在熱載流子穿通效應 的作用下發生穿通效應。
[0054] 綜上，本發明實施例採用PM0S電晶體作為反熔絲，利用PM0S電晶體的熱載流子穿 通效應，使PM0S電晶體的源區和漏區發生穿通，完成對反熔絲的編程，提高了反熔絲的穩 定性。
[0055] 本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域 技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發 明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明 的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案 的保護範圍。
【權利要求】
1. 一種反熔絲電路，其特徵在於，包括： PMOS電晶體，所述PMOS電晶體的柵極位於半導體襯底上，所述柵極具有第一部分和位 於第一部分兩端的第二部分，第二部分的寬度小於第一部分的寬度，PMOS電晶體的源區和 漏區位於柵極的第一部分和第二部分兩側的半導體襯底內，PMOS電晶體的柵極與驅動電源 端相連，PMOS電晶體的源區與編程電源端相連； NM0S電晶體，NM0S電晶體的柵極與編程控制電源端相連，NM0S電晶體的漏區與PMOS 電晶體的漏區相連，NM0S電晶體的源極接地； 其中，對反熔絲進行編程時，在編程控制電源端施加編程控制電壓，NM0S電晶體導通， 在驅動電源端施加驅動電壓，PMOS電晶體關斷，編程電源端施加編程電壓，PMOS電晶體的 源區和漏區在熱載流子穿通效應的作用下發生穿通。
2. 如權利要求1所述的反熔絲電路，其特徵在於，所述PMOS電晶體柵極的第二部分的 寬度小於等於第一部分寬度的2/3,且大於等於第一部分寬度的1/5。
3. 如權利要求1所述的反熔絲電路，其特徵在於，所述PMOS電晶體柵極的第二部分的 長度小於等於第一部分長度的1/2,且大於等於第一部分長度的1/4。
4. 如權利要求1所述的反熔絲電路，其特徵在於，所述PMOS電晶體的源區施加的編程 電壓為脈衝電壓。
5. 如權利要求4所述的反熔絲電路，其特徵在於，所述脈衝電壓峰值為PMOS電晶體的 工作電壓絕對值的1?2倍，脈衝電壓的頻率為0. 05MHz?1MHz。
6. 如權利要求1所述的反熔絲電路，其特徵在於，所述PMOS電晶體柵極的第一部分底 部的溝道區內還具有若干分立的淺溝槽隔離結構。
7. 如權利要求6所述的反熔絲電路，其特徵在於，所述淺溝槽隔離結構的材料為氧化 矽。
8. 如權利要求6所述的反熔絲電路，其特徵在於，所述淺溝槽隔離結構的寬度小於 PMOS電晶體柵極的第一部分的寬度。
9. 如權利要求1所述的反熔絲電路，其特徵在於，所述PMOS電晶體的源區和漏區摻雜 的離子為銦離子。
10. 如權利要求1所述的反熔絲電路，其特徵在於，所述編程控制電壓為選擇信號或地 址信號。
11. 一種如權利要求1中的反熔絲電路的編程方法，其特徵在於，包括：在NM0S電晶體 的柵極施加編程控制電壓，NM0S電晶體導通；在PMOS電晶體的柵極施加驅動電壓，PMOS晶 體管關斷；在PMOS電晶體的源區施加編程電壓，PMOS電晶體的源區和漏區在熱載流子穿通 效應的作用下發生穿通。
12. -種反熔絲結構，其特徵在於，包括： 半導體襯底； 位於半導體襯底上的PMOS電晶體，所述PMOS電晶體的柵極位於半導體襯底上，所述柵 極具有第一部分和位於第一部分兩端的第二部分，第二部分的寬度小於第一部分的寬度， PMOS電晶體的源區和漏區位於柵極的第一部分和第二部分兩側的半導體襯底內，其中，在 對反熔絲進行編程時，PMOS電晶體的源區和漏區在熱載流子穿通效應的作用下發生穿通。
13. 如權利要求12所述的反熔絲結構，其特徵在於，所述PMOS電晶體柵極的第二部分 的寬度小於等於第一部分寬度的2/3,且大於等於第一部分寬度的1/5。
14. 如權利要求12所述的反熔絲結構，其特徵在於，所述PMOS電晶體柵極的第二部分 的長度小於等於第一部分長度的1/2,且大於等於第一部分長度的1/4。
15. 如權利要求12所述的反熔絲結構，其特徵在於，所述PMOS電晶體柵極的第一部分 底部的溝道區內還具有若干分立的淺溝槽隔離結構。
16. 如權利要求15所述的反熔絲結構，其特徵在於，所述淺溝槽隔離結構的材料為氧 化矽。
17. 如權利要求15所述的反熔絲結構，其特徵在於，所述淺溝槽隔離結構的寬度小於 PMOS電晶體柵極的第一部分的寬度。
18. 如權利要求15所述的反熔絲結構，其特徵在於，淺溝槽隔離結構的深度小於等於 PMOS電晶體源區和漏區的深度。
【文檔編號】G11C17/16GK104103319SQ201310125660
【公開日】2014年10月15日 申請日期:2013年4月11日 優先權日:2013年4月11日
【發明者】甘正浩 申請人:中芯國際集成電路製造(上海)有限公司