差動放大電路的製作方法
2023-05-18 20:49:51
專利名稱：差動放大電路的製作方法
技術領域：
本發明涉及差動放大電路，更具體地說，涉及高通過率的差動放大電路。
背景技術：
對現有的差動放大電路進行說明。圖3是示出現有的差動放大電路的電路圖。雖未圖示，通過率控制電路91由兩個差動對和電流鏡電路構成，對輸入電壓Vinp 和輸入電壓Virm進行監視。當輸入電壓Vinp與輸入電壓Virm之間的差分電壓小於0. 5 伏特時，通過率控制電路91不流出輸出電流，當上述差分電壓大於等於0. 5伏特時，通過率控制電路91開始逐漸流出電流。並且，當輸入電壓Vinp與輸入電壓Virm之間的差分電壓大於等於0.9伏特時，流出恆定的電流。因此，在輸入電壓差較大的情況下，利用從通過率控制電路91和電流源92雙方供給的電流，對差動放大電路進行驅動，輸出電壓Vout的通過率(through rate)增大(例如，參照專利文獻1)。專利文獻1日本特開平06-112737號公報但是，在現有技術中，存在電路結構複雜的通過率控制電路91，因此，差動放大電路的電路規模相應地增大。
發明內容
本發明正是鑑於上述問題而完成的，提供一種電路規模小的高通過率的差動放大電路。為了解決上述問題，本發明提供一種差動放大電路，其特徵在於，該差動放大電路具有電流鏡電路，其設置於第一電源端子，具有第一端子和第二端子；第一電流源，其設置於第一節點與第二電源端子之間；第一第二導電型電晶體，其柵極與第二輸入端子連接， 源極與所述第一節點連接，漏極與所述電流鏡電路的第一端子連接；第二第二導電型電晶體，其柵極與第一輸入端子連接，源極與所述第一節點連接，漏極與所述電流鏡電路的第二端子連接；第二電流源；第一第一導電型電晶體，其柵極與所述第二輸入端子連接，源極與所述第一節點連接，漏極經由所述第二電流源與第二電源端子連接；以及第二第一導電型電晶體，其柵極與所述第一輸入端子連接，源極與所述第一節點連接，漏極經由所述第二電流源與第二電源端子連接。根據本發明的差動放大電路，僅設置兩個MOS電晶體和一個電流源用於輸出電壓的通過率控制，因此，能提供電路規模小的高通過率的差動放大電路。
圖1是示出本實施方式的差動放大電路的電路圖。圖2是示出電壓輸出器的電路圖。圖3是示出現有的差動放大電路的電路圖。標號說明
1 ^ 5 PMOS電晶體
6 ,7 NMOS電晶體
10差動放大電路
11 『 13 電流源
14電容
具體實施例方式以下，參照
本發明的差動放大電路的實施方式。首先，說明差動放大電路的結構。圖1是示出差動放大電路的電路圖。差動放大電路10具有PMOS電晶體1 5、匪OS電晶體6 7、電流源11 13以及電容14。此外，差動放大電路10具有非反轉輸入端子、反轉輸入端子以及輸出端子。PMOS 電晶體1和PMOS電晶體2構成電流鏡電路。該電流鏡電路將PMOS電晶體1的柵極與漏極之間的連接點作為第一端子，將PMOS電晶體2的漏極作為第二端子。PMOS電晶體1的柵極、漏極與PMOS電晶體2的柵極以及NMOS電晶體6的漏極連接，源極與電源端子連接。PMOS電晶體2的源極與電源端子連接，漏極與電壓V2的節點連接。NMOS電晶體6的柵極與差動放大電路10的反轉輸入端子(輸入電壓Virm的節點)連接，源極與電壓Vl的節點連接。PMOS電晶體4的柵極與差動放大電路10的反轉輸入端子連接，源極與電壓Vl的節點連接，漏極經由電流源12與接地端子連接。NMOS電晶體7的柵極與差動放大電路10的非反轉輸入端子(輸入電壓Vinp的節點)連接，源極與電壓Vl的節點連接，漏極與電壓V2的節點連接。PMOS電晶體5的柵極與差動放大電路10 的非反轉輸入端子連接，源極與電壓Vl的節點連接，漏極經由電流源12與接地端子連接。 電流源11設置在電壓Vl的節點與接地端子之間。PMOS電晶體3的柵極與電壓V2的節點連接，源極與電源端子連接，漏極與差動放大電路10的輸出端子(輸出電壓Vout的節點)連接。電容14設置在電壓V2的節點與差動放大電路10的輸出端子之間。電流源13設置在差動放大電路10的輸出端子與接地端子之間。接下來，說明差動放大電路10的動作。當在輸入電壓Vinp與輸入電壓Virm之間產生電壓差時，在NMOS電晶體7的漏極電流17與NMOS電晶體6的漏極電流16之間產生差。漏極電流16與漏極電流17之間的差分電流對PMOS電晶體3的柵極電容和電容14進行充電放電，由此，節點N2的電壓V2發生變動。於是，由電壓V2對PMOS電晶體3的柵極進行控制，對輸出端子的電壓Vout進行控制。例如，當輸入電壓Vinp比輸入電壓Virm高時，NMOS電晶體7的漏極電流17增加， NMOS電晶體6的漏極電流16減少。由於電流鏡電路，節點N2流入漏極電流16並流出漏極電流17。漏極電流16與漏極電流17之間的差分電流對PMOS電晶體3的柵極電容和電容 14進行放電，由此，節點N2的電壓V2降低。因此，PMOS電晶體3的導通電阻降低，輸出電壓Vout增高。這裡，設NMOS電晶體7的柵極源極間電壓為Vgs7，NMOS電晶體6的柵極源極間電壓為Vgs6，PMOS電晶體4和PMOS電晶體5的閾值電壓為Vtp。用下式(1)來計算節點m 的電壓VI。Vl = Vinp-Vgs7— (1)並且，當式⑵成立時，PMOS電晶體5導通。Vl-Vinp > |Vtp| — (2)該式⑵可以變形成式(3)。-Vgs7>|Vtph..(3)此夕卜，當式⑷成立時，PMOS電晶體4導通。Vl-Vinn > Vtp |... (4)該式(4)可以變形成式(5)。(Vinp-Vinn) > | Vtp |+Vgs7... (5)差動放大電路10具有根據輸入電壓Vinp與輸入電壓Virm之間的差分電壓僅利用電流源11的電流111進行驅動的第一動作狀態、和利用電流源11和電流源12的合計電流(111+112)進行驅動的第二動作狀態。以下，以輸入電壓Vinp比輸入電壓Virm高為例，說明第一動作狀態和第二動作狀態的動作。首先，在第一動作狀態下，輸入電壓Vinp比輸入電壓Virm高，但是這些電壓的差分電壓(Vinp-Virm)沒有高到式(5)成立的程度。因此，PMOS電晶體4截止。由於NMOS電晶體7導通，因此NMOS電晶體7的柵極源極間電壓Vgs7為正值，式 (3)不成立。由此，PMOS電晶體5截止。因此，當輸入電壓Vinp與輸入電壓Vinn之間的差分電壓(Vinp-Vinn)低於規定電壓(ι Vtp I +Vgs7)時，PMOS電晶體5和PMOS電晶體4均截止。此時，電流源12不與電流源11並聯連接，電流源12不向差動放大電路10提供驅動電流。即，只有電流源11向差動放大電路10提供電流111作為驅動電流。根據該驅動電流111，漏極電流16與漏極電流 17之間的差分電流對PMOS電晶體3的柵極電容和電容14進行充電放電，由此，電壓V2和輸出電壓Vout發生變化。接下來，在第二工作狀態下，輸入電壓Vinp比輸入電壓Virm高，這些電壓的差分電壓(Vinp-Virm)高到式(5)成立的程度。因此，PMOS電晶體4導通。由於NMOS電晶體7導通，因此NMOS電晶體7的柵極源極間電壓Vgs7為正值，式 (3)不成立。由此，PMOS電晶體5截止。因此，當輸入電壓Vinp與輸入電壓Vinn之間的差分電壓(Vinp-Vinn)高於規定電壓(|Vtp|+Vgs7)時，PMOS電晶體4導通。此時，電流源12與電流源11並聯連接，電流源 12向差動放大電路10提供驅動電流。即，不僅是電流源11，而是電流源11 12向差動放大電路10提供合計電流(111+112)作為驅動電流。根據該驅動電流(111+112)，漏極電流 16與漏極電流17之間的差分電流對PMOS電晶體3的柵極電容和電容14進行充電放電，由此，電壓V2和輸出電壓Vout發生變化。這裡，差動放大電路10的驅動電流從電流111增加到電流(111+112)，因此，電壓V2和輸出電壓Vout的通過率相應地增加。另外，雖然說明了輸入電壓Vinp高於輸入電壓Virm的情況，但是輸入電壓Virm 高於輸入電壓Vinp的情況也是同樣的。
這樣，當輸入電壓Vinp與輸入電壓Virm之間的差分電壓(Vinp-Virm)高於規定電壓(|Vtp|+Vgs7)時，PMOS電晶體4導通。此時，電流源12與電流源11並聯連接，電流源12向差動放大電路10提供驅動電流。即，不僅是電流源11，而是電流源11 12向差動放大電路10提供合計電流(111+11 作為驅動電流。由此，輸出電壓Vout的通過率增加。 另外，差分電壓(Virm-Vinp)高於規定電壓(|Vtp|+Vgs6)的情況也是同樣的。此外，僅需兩個PMOS電晶體和電流源12用於輸出電壓Vout的通過率控制，因此， 差動放大電路10的電流規模小。另外，如圖2所示，通過使用該差動放大電路10，電壓輸出器能利用小的電流規模而使輸出電壓Vout的通過率增加。此外，在圖1中，差動放大電路利用MOS電晶體構成，雖未圖示，但也可以適當地由場效應電晶體構成。此時，MOS電晶體的柵極、源極和漏極分別對應於場效應電晶體的基極、 發射極和集電極。此外，在圖1中，在電源端子側設有電流鏡電路，在接地端子側設有輸入級和電流源，雖未圖示，但也可以在接地端子側設有電流鏡電路，在電源端子側設有輸入級和電流源。此外，PMOS電晶體4 5的閾值電壓可以與PMOS電晶體1 2的閾值電壓相同， 也可以不同。例如，當PMOS電晶體4 5的閾值電壓比PMOS電晶體1 2的閾值電壓低時，PMOS電晶體4或PMOS電晶體5導通的定時相應地加快。即，電流源11與電流源12並聯連接，差動放大電路10的驅動電流從電流111到達合計電流(111+112)的定時加快。此外，對於電流源11，在圖1中設有電流源12以及電流源11的輸出端子(電壓 Vl的節點)與電流源12的輸出端子之間的PMOS電晶體4 5。該情況下，差動放大電路 10具有基於電流源11和電流源12的兩個階段的動作狀態。但是，雖未圖示，也可以重新設置追加的電流源以及電流源11的輸出端子與該追加的電流源的輸出端子之間的追加的兩個PMOS電晶體。該追加的兩個PMOS電晶體的閾值電壓與PMOS電晶體4 5的閾值電壓不同。該情況下，差動放大電路10具有基於電流源11、電流源12和追加的電流源的三個階段的動作狀態。
權利要求
1.一種差動放大電路，其特徵在於，該差動放大電路具有電流鏡電路，其設置於第一電源端子，具有第一端子和第二端子； 第一電流源，其設置於第一節點與第二電源端子之間；第一第二導電型電晶體，其柵極與第二輸入端子連接，源極與所述第一節點連接，漏極與所述電流鏡電路的第一端子連接；第二第二導電型電晶體，其柵極與第一輸入端子連接，源極與所述第一節點連接，漏極與所述電流鏡電路的第二端子連接； 第二電流源；第一第一導電型電晶體，其柵極與所述第二輸入端子連接，源極與所述第一節點連接， 漏極經由所述第二電流源與第二電源端子連接；以及第二第一導電型電晶體，其柵極與所述第一輸入端子連接，源極與所述第一節點連接， 漏極經由所述第二電流源與第二電源端子連接。
2.根據權利要求1所述的差動放大電路，其特徵在於， 該差動放大電路還具有第三電流源；第三第一導電型電晶體，其具有與所述第一第一導電型電晶體和所述第二第一導電型電晶體的閾值電壓不同的閾值電壓，該第三第一導電型電晶體的柵極與所述第二輸入端子連接，源極與所述第一節點連接，漏極經由所述第三電流源與第二電源端子連接；以及第四第一導電型電晶體，其具有與所述第一第一導電型電晶體和所述第二第一導電型電晶體的閾值電壓不同的閾值電壓，該第四第一導電型電晶體的柵極與所述第一輸入端子連接，源極與所述第一節點連接，漏極經由所述第三電流源與第二電源端子連接。
3.根據權利要求1或2所述的差動放大電路，其特徵在於， 所述電流鏡電路具有第五第一導電型電晶體，其源極與第一電源端子連接，漏極與所述電流鏡電路的第一端子連接；以及第六第一導電型電晶體，其柵極與所述第五第一導電型電晶體的柵極、漏極以及所述電流鏡電路的第一端子連接，源極與第一電源端子連接，漏極與所述電流鏡電路的第二端子連接。
4.根據權利要求3所述的差動放大電路，其特徵在於，所述第一第一導電型電晶體和所述第二第一導電型電晶體的閾值電壓，與所述第五第一導電型電晶體和所述第六第一導電型電晶體的閾值電壓不同。
全文摘要
本發明提供一種電路規模小的差動放大電路。當差分電壓(Vinp-Vinn)高於規定電壓時，PMOS電晶體(4)導通。此時，電流源(12)與電流源(11)並聯連接，電流源(12)向差動放大電路(10)提供驅動電流。即，不僅是電流源(11)，而是電流源(11～12)向差動放大電路(10)提供合計電流(I11+I12)作為驅動電流。由此，輸出電壓(Vout)的通過率增大。此外，只需兩個PMOS電晶體和電流源(12)用於輸出電壓(Vout)的通過率控制，因此差動放大電路(10)的電流規模小。
文檔編號H03F3/187GK102208898SQ20111007678
公開日2011年10月5日 申請日期2011年3月29日 優先權日2010年3月29日
發明者津崎敏之 申請人:精工電子有限公司