非易失性半導體存儲裝置及其動作方法

2023-05-19 13:54:51

專利名稱：非易失性半導體存儲裝置及其動作方法
技術領域：
本發明涉及一種半導體存儲裝置，其具有分別在行方向和列方向 排列多個兩端子的存儲單元的存儲單元陣列，該兩端子的存儲單元具 有通過施加電脈沖導致電阻值可逆地變化、並且根據電阻的變化對信 息進行存儲的可變電阻元件，更具體地，本發明涉及存儲單元陣列的 讀取、寫入、擦除動作的各存儲動作的位線和字線的電壓控制技術。
背景技術：
近年來，作為代替快閃記憶體的可高速動作的下一代非易失性隨機存儲
器(NVRAM: Nonvolatile Random Access Memory )，提出了 FeRAM (Ferroelectric RAM ) 、 MRAM ( Magnetic RAM ) 、 O畫(Ovonic Unified Memory)等各種器件結構，並且在高性能、高可靠性、低成 本、以及處理兼容性方面，進行激勵的開發竟爭。
並且，對於這些現有技術，由美國休斯敦大學的Shangquing Liu 和Alex Ignatiev等在下述專利文獻l和非專利文獻l中，公開了通過
地變化的方法。雖然這使用了因具有超大磁阻效應而被熟知的鈣鈦礦 材料，但是，未施加磁場或在室溫下出現數位的電阻變化也是非常劃 時代的。採用利用這種現象的可變電阻元件的電阻性非易失性存儲器 RRAM (Resistance Random Access Memory)具有如下優良的特性 由於與MRAM不同，磁場不是全都需要的，所以功耗極低，容易實現 微型化、高集成化，並且由於電阻變化的動態範圍遠比MRAM更廣， 所以，可以進行多值存儲。實際器件中的基本結構非常簡單，在襯底 垂直方向依次層疊下部電極材料、鈣鈦礦型金屬氧化物、上部電極材 料。此外，在專利文獻1示例的元件結構中，下部電極材料由在鑭鋁 氧化物LaA103 ( LAO )的單晶襯底上堆積的釔鋇銅氧化物 YBa2Cii307(YBCO)膜形成，鉤鈦礦型金屬氧化物由結晶性鐠鈞錳氧化 物Pr^CaxMn03 ( PCMO )膜形成，上部電極材料由濺射堆積的Ag 膜形成。對於該存儲元件的動作來說，將施加在上部和下部電極間的電壓脈衝定位51伏並對正、負施加，由此，可以使電阻可逆地變化。 讀取這樣可逆的電阻變化動作(下面適當地稱為"切換動作")中的 電阻值，由此，意味著可製作新的非易失性半導體存儲裝置。
分別在行方向和列方向矩陣狀配置多個包括由上述PCMO膜等構
成的可變電阻元件、並根據可變電阻元件的電阻的變化存儲信息的存 儲單元，形成存儲單元陣列，在該存儲單元陣列的周邊，配置控制對 存儲單元陣列的各存儲單元的數據的寫入、擦除以及讀取的電路，從 而可以構成非易失性半導體存儲裝置。
作為包括該可變電阻元件的存儲單元的結構，僅由可變電阻元件 構成的兩端子的存儲單元被稱為1R型存儲單元。
圖1中示出了將1R型存儲單元作為構成要素來形成存儲單元陣列 1並構成大容量非易失性半導體存儲裝置時的一個結構例。如圖2所 示，1R型存儲單元10由可變電阻元件單體構成，矩陣狀排列該存儲 單元10，構成存儲單元陣列1，例如，與在下述專利文獻2中公開的 相同。具體地說，存儲單元陣列l的結構為在列方向延伸的m條位 線(BLl~BLm)和在行方向延伸的n條字線(WL1 ~ WLn )的交點 處配置mxn個存儲單元10。各存儲單元IO將可變電阻元件的上部電 極連接到字線，將可變電阻元件的下部電極連接到位線。此外，也可 以將可變電阻元件的下部電極連接到字線，將可變電阻元件的上部電 極連接到位線，可變電阻元件的上部電極和下部電極的關係可以反 轉。
如圖1所示，在具有1R型存儲單元IO的存儲單元陣列1的非易 失性半導體存儲裝置中，由位線解碼器2和字線解碼器3選擇與從地 址線4輸入到控制電路6a的地址輸入相對應的存儲單元陣列1內的指 定存儲單元，執行數據的寫入、擦除、讀取的各動作，將數據存儲在 所選擇的存儲單元中並進行讀取。通過數據線5進行與外部裝置(未 圖示)間的數據的輸入輸出。
字線解碼器3選擇與輸入到地址線4的信號相對應的存儲單元陣 列1的字線，位線解碼器2選擇與輸入到地址線4的地址信號相對應 的存儲單元陣列1的位線。控制電路6a控制存儲單元陣列1的寫入、 擦除以及讀取的各動作。控制電路6a根據從地址線4輸入的地址信 號、從數據線5輸入的數據輸入(寫入時)、從控制信號線7輸入的
控制輸入信號，對字線解碼器3、位線解碼器2、電壓切換電路8a以 及存儲單元陣列1的讀取、寫入和擦除動作進行控制。在圖1所示的 例子中，控制電路6a具有未圖示的一般地址緩沖電路、數據輸入輸出 緩衝電路、控制輸入緩衝電路的功能。
電壓切換電路8a根據動作模式在各字線、位線中切換存儲單元陣 列1的讀取、寫入、擦除時所需的電壓，並提供給存儲單元陣列1。在 此，Vcc是非易失性半導體存儲裝置的電源電壓、Vss是接地電壓、V卯 是寫入或擦除用的電壓，Vl是讀取電壓。此外，從存儲單元陣列l通 過位線解碼器2、讀取電路9執行數據的讀取。讀取電路9判定數據的 狀態，將其結果傳送到控制電路6a，並向數據線5輸出。
在由1R型存儲單元IO構成的存儲單元陣列1中，根據列選擇或
電流，作為讀""取對象存儲Ji的讀取電^。在1R型存儲單元10構成 的存儲單元陣列1中，除了讀取對象存儲單元以外也流過讀取電流， 但是，存儲單元結構簡單，具有存儲單元面積和存儲單元陣列面積小 的優點。
採用圖2和圖3說明由1R型存儲單元IO構成的存儲單元陣列1 的數據讀取動作時施加到各部分的電脈衝的順序的現有例。讀取選擇 存儲單元的數據時，在讀取期間Tr的期間，將連接到選擇存儲單元的 選擇字線維持在接地電位Vss，並且，將讀取電壓Vl施加到其他非選 擇字線和全部的位線。在讀取期間Tr的期間，在選擇字線和全部位線 之間，由於產生讀取電壓VI的電壓差，所以，可在選擇存儲單元的可 變電阻元件中流過與該電阻即存儲狀態對應的讀取電流，讀取選擇存 儲單元中存儲的數據。在這種情況下，由於在各位線中流過與連接到
選擇字線的選擇存儲單元的存儲狀態相對應的讀取電流，所以，在位 線側選擇性地讀取流過預定的選擇位線的電流，從而可以讀取指定的 選擇存儲單元的數據。在此，可以互換位線和字線的關係，在字線側
選擇性地讀取流過各字線的讀取電流。
在圖5中示出了對由1R型存儲單元IO構成的存儲單元陣列1的 數據讀取動作、寫入動作或擦除動作時向各字線和各位線施加電脈衝 的方法的現有例，在圖4中示出了對其進行控制上的非易失性半導體 存儲裝置的一例。圖5所示的向各字線和各位線施加電脈衝的方法的
一例與非專利文獻2中公開的相同。進行針對選擇存儲單元的數據讀 取動作、寫入動作或擦除動作時，向連接到選擇存儲單元的選擇字線 或選擇位線的一方施加接地電壓Vss，向選擇字線或選擇位線的另一方 施加實現讀取動作、寫入動作或擦除動作所需的電壓Va。所有的非選 擇字線和全部非選擇位線的電壓是實現讀取動作、寫入動作或擦除動 作時所需的電壓Va的一半，即，Va/2的電壓。
圖4所示的結構的非易失性半導體存儲裝置與圖1所示的現有非 易失性半導體存儲裝置的結構基本上相同。與圖1所示的現有非易失 性半導體存儲裝置不同點的是，從電壓切換電路8b提供給存儲單元陣 列1的各字線、各位線的電壓以及該電壓的控制方法。在圖4所示的 結構中，除了Vcc和Vss，電壓切換電路8b還向預定的位線和字線施 加Va和Va/2的電壓。
在圖7中示出了針對由1R型存儲單元10構成的存儲單元陣列1 的數據讀取動作、寫入動作或擦除動作時向各字線和各位線施加電脈 衝方法的另一現有例，在圖6中示出了對其進行控制的非易失性半導 體存儲裝置的一例。圖7所示的向各字線和各位線施加電脈衝方法的 另一例與非專利文獻2中公開的相同。進行針對選擇存儲單元的數據 讀取動作、寫入動作或擦除動作時，向連接到選擇存儲單元的選擇字 線或選擇位線的一方施加接地電壓Vss，向選擇字線或選擇位線的另一 方施加實現讀取動作、寫入動作或擦除動作所需的電壓Va。在字線和 位線內，對向選擇線施加接地電壓Vss的一側的全部非選擇線施加實 現讀取動作、寫入動作或擦除動作時需的電壓Va的2/3電壓，即 2Va/3。對將電壓Va施加到選擇線的一側的字線或位線的全部非選擇 線施加電壓Va的1/3電壓，即Va/3。
圖6所示的結構的非易失性半導體存儲裝置與圖1所示的現有非 易失性半導體存儲裝置的結構基本上相同。與圖1所示的現有非易失 性半導體存儲裝置不同點的是，從電壓切換電路8c提供給存儲單元陣 列1的各字線、各位線的電壓以及該電壓的控制方法。在圖6所示的 結構中，除了Vcc和Vss之外，電壓切換電路8c向預定的位線和字線 施加Va、 2Va/3和Va/3的電壓。
作為構成1R型存儲單元的可變電阻元件，存在通過硫化物的結晶 /非晶化的狀態變化使電阻值變化的相變存儲元件、採用由溝道磁阻效
應導致的電阻變化的MRAM元件、由導電性聚合物形成電阻元件的聚 合物強介電性RAM (PFRAM)的存儲元件、通過施加電脈衝引起電 阻變化的RRAM元件等。
專利文獻l:美國專利第6204139號說明書
專利文獻2:特開2002 - 8369號公報
^一專矛J文獻 1: Liu，S.Q 等，"Electric國pulse—induced reversible Resistance change effect in magnetoresistive films" ， Applied Physics Letter，Vol.76，pp.2749畫2751，2000年
為了對由1R型存儲單元構成的存儲單元陣列進行數據的讀取動 作、寫入動作或擦除動作，必需分別對選擇字線、選擇位線、非選擇 字線和非選擇位線施加預定的電壓。各字線和各位線成為預定的電壓 電平時，由於與字線和位線相關的寄生電容的充放電產生過渡電流。 從讀取、寫入、擦除的各動作模式向其他動作模式轉移時，流過由上 述寄生電容的充放電導致的過渡電流，成為非易失性半導體存儲裝置 中功耗增大的主要原因。
採用在非專利文獻2中公開的對各字線和各位線施加電脈衝的方 法(參考圖5)，考慮如下情況在寫入數據O的選擇存儲單元中，數 據O的讀取動作之後，進行寫入不同的數據1的動作。在讀取時，使 與選擇存儲單元連接的選擇字線或選擇位線的一方成為接地電壓 Vss,使選擇字線或選擇位線的另一方的電壓成為實現讀取所需的讀取 電壓Vread。使全部非選擇字線和全部非選擇位線的電壓成為讀取電壓 Vread的一半，即，Vread/2。在寫入時，使與選擇存儲單元連接的選 擇字線或選擇位線的一方成為接地電壓Vss，使選擇字線或選擇位線的 另一方的電壓成為實現寫入所需的寫入電壓Vwrite。使全部非選擇字 線和全部非選擇位線的電壓成為寫入電壓Vwrite的一半，即， Vwrite/2。在從讀取動作向寫入動作轉移的情況下，為了簡化說明，假 定讀取時的選擇存儲單元和寫入時的選擇存儲單元不變時，全部非選 擇字線和全部非選擇位線的電壓從讀取時的Vread/2上升到寫入時的 Vwrite/2。即，非選擇位線和非選擇字線的總數的信號線中產生(Vwrite - Vread)/2的電壓變化。在選擇位線和選擇字線中，任何一方的電壓 是接地電壓Vss，在讀取時和寫入時不變化，但是，選擇位線或選擇字 線的另一方的電壓從Vread向Vwrite上升。從讀取動作向寫入動作轉
移時，處於接地電壓Vss的一條選擇位線或選擇字線以外的位線和字 線的電壓改變，由此，發生向與字線和位線相關的寄生電容充電，動 作時的功耗增加。
並且，在寫入動作之後進行讀取動作的情況下，與如上所述方向 相反，全部非選擇字線和全部非選擇位線的電壓從寫入時的Vwrite/2 下降到讀取時的Vread/2，所以，產生針對與字線和位線相關的寄生電 容的放電，動作時的功耗增加。
在讀取動作、寫入動作和擦除動作的各動作中，從位線和字線中 選擇指定的位線和字線的情況下，在轉移到各動作之前設置準備動作 期間(預充電期間)， 一旦全部位線和字線成為非選擇狀態之後，則 使指定的位線和字線從非選擇狀態轉移到選擇狀態。在這種情況下， 在相同的動作模式內，由於僅選擇字線和選擇位線的電壓變化，所以， 可以抑制功耗的增加。但是，在轉移到各動作之前設置預充電期間的 情況下，也與在讀取動作、寫入動作或擦除動作間直接轉移的情況相 同地，由於非選擇字線和非選擇位線的電壓電平在讀取動作、寫入動 作或擦除動作之間不同，所以，也產生相同的問題。

發明內容
本發明是鑑於所述問題而進行的，其目的是提供一種非易失性半 導體存儲裝置及其動作方法，在高集成的存儲單元陣列中，在讀取、 寫入以及擦除的各動作模式間轉移時，對因伴隨著位線和字線的電位 變化的過渡電流而產生的功耗的增加進行抑制。
用於實現上述目的的本發明的非易失性半導體存儲裝置的特徵在 於，具有存儲單元陣列，其分別在行方向以及列方向配置多個兩端子 的存儲單元，該兩端子的存儲單元具有通過施加電脈沖使電阻值可逆地 變化的可變電阻元件，將同 一行的所述各存儲單元的一端連接到公共的 字線，將同一列的所述各存儲單元的另一端連接到公共位線；存儲單元 選擇電路，以行、列或存儲單元為單位從所述存儲單元陣列中選擇所述 存儲單元；電壓切換電路，為對由所述存儲單元選擇電路選擇的選擇存 儲單元進行包括讀取動作、寫入動作以及擦除動作的多個存儲動作，分
擇位線、以及所述選擇字線和所述選擇位線以外的非選擇字線和非選擇
位線，按照所述存儲動作施加所述各存儲動作中所需的電壓；讀取電路，
阻元件的電阻值流過的讀取電流的大小，讀取存儲在所述讀取對象存儲 單元中的信息，其中，在所述讀取動作、所述寫入動作和所述擦除動作 的各動作期間，所述電壓切換電路對所述非選擇字線和所述非選擇位線 施加公共的非選擇電壓。
此外，本發明的非易失性半導體存儲裝置的特徵在於，所述電壓 切換電路至少在所述讀取動作和所述寫入動作的各動作期間，對所述 非選擇字線和所述非選擇位線的一方施加公共的非選擇電壓，至少在 所述讀取動作和所述擦除動作的各動作期間，對所述非選擇字線和所 述非選擇位線的另一方施加所述非選擇電壓。
並且，本發明的非易失性半導體存儲裝置的特徵在於，在進入所 述讀取動作、所述寫入動作和所述擦除動作的各存儲動作之前的各準 備動作期間，所述電壓切換電路至少對所述非選擇字線和所述非選擇 位線施加所述非選擇電壓。
用於實現上述目的的本發明的非易失性半導體存儲裝置的動作方 法，該非易失性半導體存儲裝置具有存儲單元陣列，該存儲單元陣列 分別在行方向以及列方向配置多個的兩端子的存儲單元，所述兩端子
件，將同一行的所述各存儲單元的一端連接P到公共字線，^同一列的 所述各存儲單元的另一端連接到公共位線，該動作方法包括針對從所 述存儲單元陣列中以行、列或存儲單元為單位所選擇的存儲單元的讀 取動作、寫入動作和擦除動作的多個存儲動作，其特徵在於在所述 讀取動作、所述寫入動作和所述擦除動作的各動作期間，對所述字線
線施加公共的非選擇電壓。
此外，本發明的非易失性半導體存儲裝置的動作方法的特徵在 於，至少在所述讀取動作和所述寫入動作的各動作期間，對所述字線
線的二-k加公共:非選擇電壓，至少在所述讀取動:;所述擦除^ 作的各動作期間，對所述非選擇字線和所述非選擇位線的另一方施加 所述非選擇電壓。並且，在進入所述讀取動作、所述寫入動作和所述擦除動作的各 動作之前的各準備動作期間，至少對所述非選擇字線和所述非選擇位 線施加所述非選擇電壓。
對於上述各特徵的非易失性半導體存儲裝置或非易失性半導體存 儲裝置的動作方法來說，由於在讀取動作和寫入動作、或者讀取動作 和擦除動作中，施加到非選擇字線和非選擇位線中的至少任何一方的 電壓是公共的非選擇電壓，所以，在上述動作模式間轉移時，非選擇 字線與非選擇位線的至少一方的電壓不發生變化，所以，伴隨著在動 作模式間轉移時的電壓變化的字線和位線的條數至少減半，所以，可 減少由與字線和位線相關的寄生電容的充放電導致的過渡電流，可減 小動作時的功耗。特別是，在讀取、寫入、擦除的所有動作模式中， 使施加到非選擇字線和非選擇位線的電壓為公共非選擇電壓時，上述 動作時的功耗減小的效果變得更加明顯。
並且，在設置進入各存儲動作之前的準備動作期間(預充電期間) 的情況下，從一個動作模式的準備動作期間轉移到另一動作模式的準 備動作期間或該另一動作模式的情況下，或者在相反的情況下，由於 非選擇字線和非選擇位線的電壓不改變，所以，伴隨著在動作模式間 轉移時的電壓變化的字線和位線的條數大幅度減少，從而上述動作時 的功耗減小的效果變得更加明顯。


圖1是示出具有1R型存儲單元的存儲單元陣列的現有非易失性半 導體存儲裝置的一結構例的方塊圖。
圖2是示意性示出僅由可變電阻元件構成的1R型存儲單元的存儲 單元陣列的一結構例的電路圖。
圖3是示出由1R型存儲單元構成的存儲單元陣列中的數據讀取動 作時的向各字線、各位線施加電脈衝的順序的現有例的時序圖。
圖4是示出具有1R型存儲單元的存儲單元陣列的現有非易失性半 導體存儲裝置的另一結構例的方塊圖。
圖5是圖示出針對僅由可變電阻元件構成的1R型存儲單元的存儲 單元陣列的一結構例、以及在讀取、寫入或擦除各動作時針對各字線 和各位線施加電脈衝順序的現有例的電路圖。
圖6是示出具有1R型存儲單元的存儲單元陣列的現有非易失性半 導體存儲裝置的又一結構例的方塊圖。
圖7是圖示出對僅由可變電阻元件構成的1R型存儲單元的存儲單 元陣列的一結構例、以及在讀取、寫入或擦除各動作時對各字線和各 位線施加電脈衝順序的現有例的電路圖。
圖8是示出本發明的非易失性半導體存儲裝置的第一實施方式的 整體概略結構例的方塊圖。
圖9是示出本發明的非易失性半導體存儲裝置的第一實施方式的
寫入動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖IO是示出本發明的非易失性半導體存儲裝置的第一實施方式的
寫入動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖ll是示出本發明的非易失性半導體存儲裝置的第一實施方式的
擦除動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖12是示出本發明的非易失性半導體存儲裝置的第一實施方式的
擦除動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖13是示出本發明的非易失性半導體存儲裝置的第一實施方式的
讀取動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖14是示出本發明的非易失性半導體存儲裝置的第一實施方式的
讀取動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖15是示出本發明的非易失性半導體存儲裝置的第二實施方式的
整體概略結構例的方塊圖。
圖16是示出本發明的非易失性半導體存儲裝置的笫二實施方式的
寫入動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖17是示出本發明的非易失性半導體存儲裝置的第二實施方式的
寫入動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖18是示出本發明的非易失性半導體存儲裝置的笫二實施方式的
擦除動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖19是示出本發明的非易失性半導體存儲裝置的第二實施方式的
擦除動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖20是示出本發明的非易失性半導體存儲裝置的第二實施方式的
讀取動作時對各字線和各位線施加電脈沖的順序的電路圖。
圖21是示出本發明的非易失性半導體存儲裝置的第二實施方式的
讀取動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖22是示出本發明的非易失性半導體存儲裝置的第三實施方式的 整體概略結構例的方塊圖。
圖23是示出本發明的非易失性半導體存儲裝置的第三實施方式的 寫入動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖24是示出本發明的非易失性半導體存儲裝置的第三實施方式的 寫入動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖25是示出本發明的非易失性半導體存儲裝置的第三實施方式的
擦除動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖26是示出本發明的非易失性半導體存儲裝置的第三實施方式的
擦除動作時對各字線和各位線施加電脈沖的順序的時序圖。
圖27是示出本發明的非易失性半導體存儲裝置的第三實施方式的
讀取動作時對各字線和各位線施加電脈沖的順序的電路圖。
圖28是示出本發明的非易失性半導體存儲裝置的第三實施方式的
讀取動作時對各字線和各位線施加電脈沖的順序的時序圖。
圖29是示出本發明的非易失性半導體存儲裝置的第四實施方式的 整體概略結構例的方塊圖。
圖30是示出本發明的非易失性半導體存儲裝置的第四實施方式的 寫入動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖31是示出本發明的非易失性半導體存儲裝置的第四實施方式的 寫入動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖32是示出本發明的非易失性半導體存儲裝置的第四實施方式的 擦除動作時對各字線和各位線施加電脈沖的順序的電路圖。
圖33是示出本發明的非易失性半導體存儲裝置的笫四實施方式的 擦除動作時對各字線和各位線施加電脈衝的順序的時序圖。
圖34是示出本發明的非易失性半導體存儲裝置的第四實施方式的 讀取動作時對各字線和各位線施加電脈衝的順序的電路圖。
圖35是示出本發明的非易失性半導體存儲裝置的第四實施方式的 讀取動作時對各字線和各位線施加電脈衝的順序的時序圖。
具體實施例方式
以下，根據附圖對本發明的非易失性半導體存儲裝置及其動作方
法(下面分別適當地稱為"本發明裝置"和"本發明方法")的實施 方式進行說明。
在本實施方式中，構成非易失性半導體存儲裝置的存儲單元陣列 的存儲單元具有通過施加電脈衝可逆地改變電阻值且根據該電阻的變 化對信息進行存儲的可變電阻元件而形成，但是，作為該可變電阻元
件的一例，假定在PCMO膜的上下配置有Pt電極的三層結構的RRAM 元件進行說明。此外，作為可變電阻元件，只要是通過施加電脈衝(或 施加電流)導致電阻發生變化的元件，任何可變電阻元件都可以適用 本發明。即使可變電阻元件的材料是PCMO膜以外的金屬氧化物，只 要是通過施加電脈沖導致電阻發生變化的材料，都可以適用本發明。 並且，可變電阻元件的材料是過渡金屬氧化物，只要是通過施加電脈 衝導致電阻發生變化的材料，都可以適用本發明。 第一實施方式
首先，參考圖8至圖14,對在本發明裝置的寫入、擦除、讀取的 各存儲動作中將公共的非選擇電壓VWE/2提供給非選擇字線和非選擇 位線的笫一實施方式進行說明。
圖8是示出本發明裝置的功能結構的方塊結構圖。在圖8中，對 與現有的非易失性半導體存儲裝置共同的部分付以共同的附圖標記進 行說明。如圖8所示，對於本發明裝置來說，在圖9中例示的矩陣狀 配置1R型存儲單元的存儲單元陣列1的周邊具有位線解碼器2、字線 解碼器3、電壓切換電路8d、讀取電路9和控制電路6d。基本上與圖1 所示的現有的非易失性半導體存儲裝置的結構相同。與圖1所示的現 有的非易失性半導體存儲裝置的結構不同點的是，從電壓切換電路8d 施加給存儲單元陣列1的各字線、各位線的電壓和由控制電路6d對該 施加電壓的控制動作。
存儲單元陣列1的結構也與圖2所示的現有的非易失性半導體存 儲裝置的存儲單元陣列1的結構相同。具體地說，存儲單元陣列1的 構成為在列方向延伸的m條(BLl~BLm)位線(相當於列選擇線) 和行方向延伸的n條(WLl-WLn)字線(相當於行選擇線)的交點 處配置有m x n個存儲單元10。各存儲單元10將可變電阻元件的上部 電極連接到字線，將可變電阻元件的下部電極連接到位線。此外，也 可以將可變電阻元件的下部電極連接到字線，將可變電阻元件的上部 電極連接到位線，可變電阻元件的上部電極和下部電極的關係可以反 轉。
位線解碼器2和字線解碼器3從對應於由地址線4輸入到控制電 路6d的地址輸入的存儲單元陣列1中選擇讀取對象的存儲單元。字線 解碼器3選擇與輸入到地址線4的信號對應的存儲單元陣列1的字線， 位線解碼器2選擇與輸入到地址線4的地址信號對應的存儲單元陣列1 的位線。在本實施方式中，在寫入動作和擦除動作中，位線解碼器2 和字線解碼器3起到以存儲單元為單位從存儲單元陣列1中選擇存儲 單元的存儲單元選擇電路的作用，在讀取動作中，字線解碼器3起到 以行為單位從存儲單元陣列1中選擇存儲單元的存儲單元選擇電路的 作用。
控制電路6d控制存儲單元陣列1的寫入動作、擦除動作和讀取動 作的各動作。控制電路6d根據從地址線4輸入的地址信號、從數據線 5輸入的數據輸入(寫入時)、從控制信號線7輸入的控制輸入信號， 對字線解碼器3、位線解碼器2、電壓切換電路8d、存儲單元陣列l的 讀取動作、寫入動作以及擦除動作進行控制。在圖8所示的例子中， 控制電路6d具有作為未圖示的一般的地址緩沖電路、數據輸入輸出緩 衝電路、控制輸入緩衝電路的功能。
電壓切換電路8d根據動作模式切換存儲單元陣列1的讀取、寫 入、擦除時所需的字線和位線的各電壓，並提供給存儲單元陣列1。在 本實施方式中，在讀取動作中，與由字線解碼器3選擇的1條選擇字 線連接的存儲單元成為選擇存儲單元，在寫入動作和擦除動作中，與 由字線解碼器3選擇的1條選擇字線和由位線解碼器2選擇的1條或多 條選擇位線連接的存儲單元成為選擇存儲單元，根據寫入、擦除、讀 取的各動作模式在選擇字線和選擇位線之間施加預定的寫入電壓 Vwe、擦除電壓Vwe、讀取電壓VR。在圖中，Vcc是本發明裝置的電 源電壓，Vss是接地電壓，VwE是寫入電壓和擦除電壓，Vwe/2是寫入
電壓VWE的一半的電壓值的非選擇電壓，VlR是第一讀取電壓，從外
部或由內部電路(未圖示)生成，提供給電壓切換電路8d並分別施加 到預定的字線和位線。笫一讀取電壓V1r用於生成1R型存儲單元的數 據讀取中所需的讀取電壓Vr。
此外，寫入電壓VwE是lR型存儲單元的數據寫入中所需的施加電
壓，擦除電壓VwE是lR型存儲單元的數據擦除中所需的施加電壓，在
本實施方式中，定為相同的電壓值，在以下的本發明的說明中是相同的。
讀取電路9對流過連接到選擇存儲單元的位線的讀取電流內的流 過由位線解碼器2選擇的選擇位線的讀取電流進行電壓變換，判定與
數據的狀態，將其結果傳送到控制電路6d,並向數據線5輸出。
然後，按照存儲動作分別對本實施方式的針對存儲單元陣列1的 數據寫入動作、擦除動作、讀取動作中的分別將預定的電壓施加到選 擇字線、選擇位線、非選擇字線及非選擇位線的電脈衝施加順序進行 說明。
圖9和圖IO示出寫入動作時的電脈衝施加順序的一例。將數據寫 入選擇存儲單元時，在開始寫入動作之前的預充電期間(準備動作期 間)預先使全部字線和全部位線的電壓成為寫入電壓VWE的一半的非 選擇電壓VwE/2。在本發明裝置備用時(不是寫入動作、擦除動作、讀 取動作中任何一種的低功耗的待機狀態)，可以使全部字線和全部位 線的電壓成為非選擇電壓VWE/2。
在寫入動作期間Tw的期間，在全部的非選擇字線和全部的非選擇 位線中，與預充電期間相同，繼續施加寫入電壓VwE的一半的非選擇 電壓VWE/2，在選擇字線中施加接地電壓Vss(相當於第二寫入電壓)， 在選擇位線中施加寫入電壓VWE (相當於笫一寫入電壓)。在寫入動 作期間T w的期間，由於在選擇位線和選擇字線之間產生寫入電壓Vwe 的電壓差，所以，可以將寫入電壓VwE施加到選擇存儲單元的可變電 阻元件，寫入數據。這時，在連接到選擇字線和非選擇位線的存儲單 元以及連接到選擇位線和非選擇字線的存儲單元中，施加寫入電壓 VwE的一半的非選擇電壓VWE/2，但是，由於是比寫入電壓Vwe充分 低的電壓，所以，不會引起寫入。
圖11和圖12示出擦除動作時的電脈沖施加順序的一例。在擦除 選擇存儲單元的數據時，在開始擦除動作之前的預充電期間(準備動 作期間)，預先使全部字線和全部位線的電壓成為擦除電壓Vwe的一 半的非選擇電壓VWE/2。本發明裝置備用時，可以使全部字線和全部位 線的電壓成為非選擇電壓VWE/2。
在擦除動作期間Te的期間，在全部非選擇字線和全部非選擇位線 中，與預充電期間相同，繼續施加擦除電壓VwE的一半的非選擇電壓 VWE/2，在選擇字線中施加擦除電壓VWE (相當於第一擦除電壓)，在 選擇位線中施加接地電壓Vss (相當於第二擦除電壓)。在擦除動作期 間Te的期間，由於在選擇字線和選擇位線之間產生與寫入電壓VWE 的電壓相同極性相反的擦除電壓VWE的電壓差，所以，可以將擦除電
壓VwE施加到選擇存儲單元的可變電阻元件，並擦除數據。這時，在
擇字線的存^i元中，施;Ji除電壓VWE的 一半的非選擇電:i VWE/2 ， 但是，由於是充分低於擦除電壓VwE的電壓，所以，不會引起擦除。
圖13和圖14示出讀取動作時的電脈衝施加順序的一例。在讀取 選擇存儲單元的數據時，在開始讀取動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電位成為寫入電壓Vwe的一半 的非選擇電壓VwE/2。本發明裝置備用時，可以使全部字線和全部位線 的電位成為非選擇電壓VWE/2。
在讀取動作期間Tr的期間，在全部非選擇字線、全部非選擇位線 和選擇位線中，繼續施加寫入電壓VWE的一半的非選擇電壓VWE/2， 在選擇字線中施加第一讀取電壓V1R。在此，將第一讀取電壓VlR設 定為非選擇電壓VwE/2和讀取電壓VR的電壓差(V1R = VWE/2 - VR)。 其結果是，在讀取動作期間Tr的期間，由於在選擇字線和選擇位線之 間產生讀取電壓VR的電壓差，所以，可以將讀取電壓Vr施加到逸捧 存儲單元的可變電阻元件，可以讀取可變電阻元件的電阻狀態。讀取 電壓VR是寫入電壓VwE以下的電壓，是可由讀取電路9讀取的電壓即 可。調整可變電阻元件的材料、組成、膜厚、面積等，由此，可4吏讀 取電壓VR成為寫入電壓VwE的一半的非選擇電壓VWE/2。這種情況 下，第一讀取電壓VlR等於接地電壓Vss，可減少提供給電壓切換8d 的電壓種類。
如上所述，在寫入、擦除、讀取的各存儲動作期間和各預充電期 間，將公共的非選擇電壓VWE/2施加到非選擇字線和非選擇位線，由 此，在任意的存儲動作期間轉移到不同的存儲動作的情況下，或者， 在從任意的預充電期間轉移到任意的存儲動作的情況下，僅改變選擇 字線和選擇位線的電壓，就可進行各存儲動作。由此，由於在各存儲
動作時使各字線和各位線成為預定的電壓，所以，可大幅減小伴因隨 著寄生電容的充放電的過渡電流而產生的功耗。 笫二實施方式
然後，參考圖15至圖21，說明在本發明裝置的寫入、擦除、讀取 的各存儲動作中向非選擇字線和非選擇位線提供接地電壓Vss作為公 共的非選擇電壓的第二實施方式。
圖15是示出第二實施方式的本發明裝置的功能結構的方塊結構 圖。在圖15中，與現有的非易失性半導體存儲裝置以及第一實施方式 共同的部分付以共同的附圖標記進行說明。如圖15所示，對於本發明 裝置來說，在圖16中例示的矩陣狀配置1R型存儲單元的存儲單元陣 列1的周邊具有位線解碼器2、字線解碼器3、電壓切換電路8e、讀取 電路9以及控制電路6e。與圖1所示的現有的非易失性半導體存儲裝 置和圖8的第一實施方式的結構基本相同。與笫一實施方式不同點的 是，電壓切換電路8e施加給存儲單元陣列1的各字線、各位線的電壓 和由控制電路6e對該施加電壓的控制方法。存儲單元陣列l的結構也 與圖2所示的現有的非易失性半導體存儲裝置和圖9的第一實施方式 的存儲單元陣列1的結構相同。
省略與第一實施方式相同的結構要素的重複說明，對電壓切換電 路8e和控制電路6e進行說明。
與第一實施方式相同地，控制電路6e控制存儲單元陣列1的寫 入、擦除和讀取的各存儲動作。基本的控制動作與第一實施方式相同， 但是，與第一實施方式的不同點在於將從電壓切換電路8e提供的電 壓中的接地電壓Vss作為非選擇電壓，施加到非選擇字線和非選擇位 線。控制電路6e根據從地址線4輸入的地址信號、從數據線5輸入的 數據輸入(寫入時)、從控制信號線7輸入的控制輸入信號，對字線 解碼器3、位線解碼器2、電壓切換電路8e、存儲單元陣列l的讀取動 作、寫入動作和擦除動作進行控制。在圖15所示的例子中，控制電路 6e具有未圖示的一般的地址緩衝電路、數據輸入輸出緩衝電路、控制 輸入緩衝電路的作用。
電壓切換電路8e根據動作模式切換存儲單元陣列1的讀取動作、 寫入動作、擦除動作所需的字線和位線的各電壓，並提供給存儲單元 陣列1。與第一實施方式相同地，在讀取動作中，與由字線解碼器3選
擇的1條選擇字線連接的存儲單元成為選擇存儲單元，在寫入動作和
擦除動作中，與由字線解碼器3選擇的l條選擇字線和由位線解碼器2 選擇的1條或多條選擇位線連接的存儲單元成為選擇存儲單元，根據 寫入、擦除、讀取的各動作模式，在選擇字線和選擇位線之間施加預
定的寫入電壓VwE、擦除電壓VwE、讀取電壓VR。在圖中，Vcc是本
發明裝置的電源電壓，Vss是接地電壓和非選擇電壓，VWE/2是第一 寫入電壓和第一擦除電壓，-VWE/2是笫二寫入電壓和第二擦除電壓， -VR是第一讀取電壓，從外部或由內部電路(未圖示)生成，提供給 電壓切換電路8e，分別施加到預定字線和位線。
然後，按照存儲動作說明第二實施方式的針對存儲單元陣列1的 數據寫入動作、擦除動作、讀取動作中分別將預定電壓施加到選擇字 線、選擇位線、非選擇字線以及非選擇位線的電脈沖施加順序。
圖16和圖17示出寫入動作時的電脈衝施加順序的一例。將數據 寫入選擇存儲單元時，在開始寫入動作之前的預充電期間(準備動作 期間)預先使全部字線和全部位線的電壓成為作為接地電壓Vss的非 選擇電壓。本發明裝置備用時，可使全部字線和全部位線的電壓成為 非選擇電壓Vss。
在寫入動作期間Tw的期間，在全部的非選擇字線和全部的非選擇 位線中，與預充電期間相同，繼續施加非選擇電壓Vss，在選擇位線中 施加寫入電壓VWE的一半的第一寫入電壓VWE/2，在選擇字線中施加 寫入電壓VwE的一半的電壓值、負極性的笫二寫入電壓-VwE/2。在寫 入動作期間Tw的期間，由於在選擇位線和選擇字線之間產生寫入電壓
VwE的電壓差，所以，可以將寫入電壓VwE施加到選擇存儲單元的可
變電阻元件，寫入數據。這時，在連接到選擇字線和非選擇位線的存 儲單元以及連接到選擇位線和非選擇字線的存儲單元中，施加第一寫 入電壓VWE/2,但是，由於是充分低於寫入電壓VWE的電壓，所以， 不會引起寫入。
圖18和圖19示出擦除動作時的電脈沖施加順序的一例。在擦除 選擇存儲單元的數據時，在開始擦除動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電壓成為作為接地電壓Vss的 非選擇電壓。本發明裝置備用時，可以使全部字線和全部位線的電壓 成為非選擇電壓Vss。
在擦除動作期間Te的期間，在全部非選擇字線和全部非選擇位線 中，與預充電期間相同，繼續施加非選擇電壓Vss，在選擇字線中施加 擦除電壓VWE的一半的笫一擦除電壓VWE/2，在選擇位線中施加擦除 電壓VwE的一半的電壓值、負極性的第二擦除電壓-VwE/2。在擦除動 作期間Te的期間，由於在選擇字線和選擇位線之間產生與寫入電壓
VwE的電壓相同極性相反的擦除電壓VwE的電壓差，所以，可以將擦 除電壓VwE施加到選擇存儲單元的可變電阻元件，擦除數據。這時，
在連接到選擇字線和非選擇位線的存儲單元以及連接到選擇位線和非 選擇字線的存儲單元中，施加第一擦除電壓VWE/2，但是，由於是充分 低於擦除電壓VwE的電壓，所以，不會引起擦除。
圖20和圖21示出讀取動作時的電脈衝施加順序的一例。在讀取 選擇存儲單元的數據時，在開始讀取動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電位成為作為接地電壓Vss的 非選擇電壓。本發明裝置備用時，可以使全部字線和全部位線的電位 成為非選擇電壓Vss。
在讀取動作期間Tr的期間，在全部非選擇字線、全部非選擇位線 和選擇位線中，施加非選擇電壓Vss，在選擇字線中施加第一讀取電壓 -Vr。在此，將第一讀取電壓-VR設定為非選擇電壓Vss和讀取電壓 VR的電壓差(-VR = VSS-VR)，即，設定為與讀取電壓VR的電壓相 同極性相反。其結果是，在讀取動作期間Tr的期間，由於在選擇字線 和選擇位線之間產生讀取電壓VR的電壓差，所以，可以將讀取電壓VR 施加到選擇存儲單元的可變電阻元件，可以讀取可變電阻元件的電阻
狀態。讀取電壓VR是寫入電壓VwE以下的電壓，可以是能夠由讀取電
路9讀取的電壓。調整可變電阻元件的材料、組成、膜厚、面積等， 由此，可以使讀取電壓VR成為寫入電壓VWE的一半的第一寫入電壓 VWE/2。這種情況下，第一讀取電壓-VR等於第二寫入電壓-VwE/2， 可以減少提供給電壓切換電路8e的電壓種類。
如上所述，在寫入、擦除、讀取的各存儲動作期間和各預充電期 間，將公共非選擇電壓Vss施加到非選擇字線和非選擇位線，由此， 在任意的存儲動作期間轉移到不同的存儲動作的情況下，或者，從任 意的預充電期間轉移到任意的存儲動作的情況下，僅使選擇字線和選 擇位線的電壓改變，就可以進行各存儲動作。由此，由於各存儲動作
時使各字線和各位線成為預定的電壓，所以，可大幅減小因伴隨著寄 生電容的充放電的過渡電流而產生的功耗。此外，在各動作模式中， 施加到字線和位線的電壓的絕對值的最大值是寫入電壓VWE以及擦除
電壓Vwe的一半的VWE/2或讀取電壓VR中的任何一個，減小本發明裝
置中所使用的電壓大小，由此，產生功耗進一步減小的效果。
第三實施方式
然後，參考圖22至圖28，說明在本發明裝置的寫入、擦除、讀取 的各存儲動作中向非選擇字線和非選擇位線提供寫入電壓VWE的1/3 的公共第一非選擇電壓VWE/3的第三實施方式。
圖22是示出第三實施方式的本發明裝置的功能結構的方塊結構 圖。在圖22中，與現有的非易失性半導體存儲裝置和第一實施方式共 同的部分付以共同的附圖標記進行說明。如圖22所示，對於本發明裝 置來說，在圖23例示的矩陣狀配置1R型存儲單元的存儲單元陣列1 的周邊具有位線解碼器2、字線解碼器3、電壓切換電路8f、讀取電路 9和控制電路6f。與圖1所示的現有的非易失性半導體存儲裝置和圖8 的第一實施方式的結構基本相同。與第一實施方式不同點的是，電壓 切換電路8f施加給存儲單元陣列1的各字線、各位線的電壓和由控制 電路6f對該施加電壓的控制方法。存儲單元陣列1的結構也與圖2所 示的現有的非易失性半導體存儲裝置和圖9的笫一實施方式的存儲單 元陣列1的結構相同。
省略與第一實施方式相同的結構要素的重複說明，對電壓切換電
路8f和控制電路6f進行說明。
與第一實施方式相同地，控制電路6f控制存儲單元陣列1的寫入、
擦除和讀取的各存儲動作。基本的控制動作與笫一實施方式相同，但 是，將從電壓切換電路8f提供的電壓中的寫入電壓Vwe的1/3的電壓 VWE/3作為第一非選擇電壓，將寫入電壓VWE的2/3的電壓2VWE/3作 為第二非選擇電壓，施加到非選擇字線和非選擇位線，這與第一實施 方式不同。控制電路6f根據從地址線4輸入的地址信號、從數據線5 輸入的數據輸入(寫入時)、從控制信號線7輸入的控制輸入信號， 對字線解碼器3、位線解碼器2、電壓切換電路8f、存儲單元陣列l的 讀取動作、寫入動作和擦除動作進行控制。在圖22所示的例子中，控 制電路6f具有未圖示的一般的地址緩衝電路、數據輸入輸出緩衝電
路、控制輸入緩衝電路的功能。
電壓切換電路8f根據動作模式切換存儲單元陣列1的讀取動作、 寫入動作、擦除動作所需的字線和位線的各電壓，提供給存儲單元陣 列1。與第一實施方式相同地，在讀取動作中，與由字線解碼器3選擇 的1條選擇字線連接的存儲單元成為選擇存儲單元，在寫入動作和擦 除動作中，與由字線解碼器3選擇的1條選擇字線和由位線解碼器2 選擇的1條或多條選擇位線連接的存儲單元成為選擇存儲單元，根據 寫入、擦除、讀取的各動作模式，在選擇字線和選擇位線之間施加預
定的寫入電壓VwE、擦除電壓VwE、讀取電壓VR。在圖中，Vcc是本 發明裝置的電源電壓，Vss是接地電壓，VwE是寫入電壓和擦除電壓， VWE/3是第一非選擇電壓，2VWE/3是第二非選擇電壓，V2R是第一讀 取電壓，從外部或由內部電路(未圖示)生成，提供給電壓切換電路 8f，分別施加到預定的字線和位線。第一讀取電壓V2r用於生成1R型 存儲單元的數據讀取中所需的讀取電壓Vr。
然後，按照動作模式說明笫三實施方式的針對存儲單元陣列1的 數據寫入動作、擦除動作、讀取動作中分別向選擇字線、選擇位線、 非選擇字線以及非選擇位線施加預定電壓的電脈衝施加順序。
圖23和圖24示出寫入動作時的電脈沖施加順序的一例。將數據 寫入選擇存儲單元時，在開始寫入動作之前的預充電期間(準備動作 期間)預先使全部字線和全部位線的電壓成為寫入電壓Vwe的1/3的 第一非選擇電壓VWE/3。本發明裝置備用時，可以使全部字線和全部位 線的電壓成為第一非選擇電壓VWE/3。
在寫入動作期間Tw的期間，在全部的非選擇字線中，施加寫入電 壓Vwe的2/3的第二非選擇電壓2VWE/3，在全部的非選擇位線中，與 預充電期間相同，繼續施加寫入電壓VWE的1/3的第一非選擇電壓 VWE/3，在選擇字線中施加接地電壓Vss (相當於第二寫入電壓)，在 選擇位線中施加寫入電壓VWE (相當於第一寫入電壓)。在寫入動作 期間Tw的期間，由於在選擇位線和選擇字線之間產生寫入電壓VWE 的電壓差，所以，可以將寫入電壓VwE施加到選擇存儲單元的可變電 阻元件，寫入數據。這時，在連接到選擇字線和非選擇位線的存儲單 元以及連接到選擇位線和非選擇字線的存儲單元中，施加寫入電壓 Vwe的1/3的笫一非選擇電壓VWE/3，但是，由於是充分低於寫入電壓
VwE的電壓，所以，不會引起寫入。
圖25和圖26示出擦除動作時的電脈沖施加順序的一例。在擦除 選擇存儲單元的數據時，在開始擦除動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電壓成為擦除電壓VWE的1/3 的第一非選擇電壓VWE/3。本發明裝置備用時，可以使全部字線和全部 位線的電壓成為第一非選擇電壓VWE/3。
在擦除動作期間Te的期間，在全部非選擇字線中，與預充電期間 相同地，繼續施加擦除電壓VwE的1/3的第一非選擇電壓VWE/3，在全 部非選擇位線中，施加擦除電壓VWE的2/3的第二非選擇電壓2VWE/3， 在選擇字線中施加擦除電壓Vwe，在選擇位線中施加接地電壓Vss。在 擦除動作期間Te的期間，由於在選擇字線和選擇位線之間產生與寫入
電壓VwE的電壓相同極性相反的擦除電壓VwE的電壓差，所以，可以 將擦除電壓VwE施加到選擇存儲單元的可變電阻元件，擦除數據。這
時，在連接到選擇字線和非選擇位線的存儲單元以及連接到選擇位線 和非選擇字線的存儲單元中，施加擦除電壓Vwe的1/3的笫一非選擇 電壓VWE/3，但是，由於是充分低於擦除電壓VWE的電壓，所以，不 會引起擦除。
圖27和圖28示出讀取動作時的電脈衝施加順序的一例。在讀取 選擇存儲單元的數據時，在開始讀取動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電位成為寫入電壓VWE的1/3 的第一非選擇電壓VWE/3。本發明裝置備用時，可以使全部字線和全部 位線的電位成為第一非選擇電壓VWE/3。
在讀取動作期間Tr的期間，在全部非選擇字線、全部非選擇位線 和選擇位線中，繼續施加第一非選擇電壓VWE/3，在選擇字線中施加第 一讀取電壓V2R。在此，笫一讀取電壓V2R設定為笫一非選擇電壓VwE/3 和讀取電壓VR的電壓差(V2R = VWE/3-VR)。其結果是，在讀取動 作期間Tr的期間，由於在選擇字線和選擇位線之間產生讀取電壓VR 的電壓差，所以，可以將讀取電壓VR施加到選擇存儲單元的可變電阻 元件，可以讀取可變電阻元件的電阻狀態。讀取電壓VR是寫入電壓 VwE以下的電壓，可以是能夠由讀取電路9讀取的電壓。調整可變電 阻元件的材料、組成、膜厚、面積等，由此，可以使讀取電壓VR成為 寫入電壓Vwe的1/3的第一非選擇電壓VWE/3。這種情況下，第一讀取
電壓V2R等於接地電壓Vss,可減少提供給電壓切換8f的電壓種類。
如上所述，在寫入、擦除、讀取的各存儲動作的預充電期間，將 公共第一非選擇電壓VWE/3施加到非選擇字線和非選擇位線，由此， 從某存儲動作的預充電期間轉移到任意的存儲動作的情況下，僅使選 擇字線和選擇位線的電壓改變，就可以進行各存儲動作。並且，在讀 取動作和寫入動作間，將公共笫一非選擇電壓VWE/3施加到各動作期
間中的非選擇位線，由此，在直接在讀取動作和寫入動作之間轉移的 情況下，非選擇位線的電壓不變，非選擇字線的電壓變化被抑制為第 一非選擇電壓VwE/3。並且，在讀取動作和擦除動作間，將公共笫一非 選擇電壓VWE/3施加到各動作期間中的非選擇字線，由此，在直接在 讀取動作和擦除動作之間轉移的情況下，非選擇字線的電壓也不變， 非選擇位線的電壓變化被抑制為第一非選擇電壓VWE/3。由此，在各存 儲動作時，由於使各字線和各位線成為預定的電壓，所以，可大幅減 小因伴隨著寄生電容的充放電的過渡電流而產生的功耗。 笫四實施方式
然後，參考圖29至圖35，說明在本發明裝置的寫入、擦除、讀取 的各存儲動作中向非選擇字線和非選擇位線提供寫入電壓VWE的2/3 的公共笫二非選擇電壓2VWE/3的第四實施方式。
圖29是示出第四實施方式的本發明裝置的功能結構的方塊結構 圖。在圖29中，與現有的非易失性半導體存儲裝置和第一實施方式共 同的部分付以共同的附圖標記進行說明。如圖29所示，對於本發明裝 置來說，在圖30例示的矩陣狀配置1R型存儲單元的存儲單元陣列1 的周邊具有位線解碼器2、字線解碼器3、電壓切換電路8g、讀取電路 9和控制電路6g。與圖1所示的現有的非易失性半導體存儲裝置和圖8 的第一實施方式的結構基本相同。與第一實施方式不同點的是，電壓 切換電路8g施加給存儲單元陣列l的各字線、各位線的電壓和由控制 電路6g對該施加電壓的控制方法。存儲單元陣列1的結構也與圖2所 示的現有的非易失性半導體存儲裝置和圖9的第一實施方式的存儲單 元陣列1的結構相同。
省略與第一實施方式相同的結構要素的重複說明，對電壓切換電 路8g和控制電路6g進行說明。
與第一實施方式相同地，控制電路6g控制存儲單元陣列1的寫
入、擦除和讀取的各存儲動作。基本的控制動作與第一實施方式相同，
但是，將從電壓切換電路8g提供的電壓中的寫入電壓Vwe的1/3的電 壓VWE/3作為第一非選擇電壓，將寫入電壓VWE的2/3的電壓2VWE/3 作為第二非選擇電壓，施加到非選擇字線和非選擇位線，這與第一實 施方式不同。控制電路6g根據從地址線4輸入的地址信號、從數據線 5輸入的數據輸入(寫入時)、從控制信號線7輸入的控制輸入信號， 對字線解碼器3、位線解碼器2、電壓切換電路8g、存儲單元陣列l的 讀取動作、寫入動作和擦除動作進行控制。在圖29所示的例子中，控 制電路6g具有未圖示的一般的地址緩衝電路、數據輸入輸出緩衝電 路、控制輸入緩衝電路的功能。
電壓切換電路8g根據動作模式切換存儲單元陣列1的讀取動作、 寫入動作、擦除動作所需的字線和位線的各電壓，並提供給存儲單元 陣列1。與第一實施方式相同地，在讀取動作中，與由字線解碼器3選 擇的1條選擇字線連接的存儲單元成為選擇存儲單元，在寫入動作和 擦除動作中，與由字線解碼器3選擇的l條選擇字線和由位線解碼器2 選擇的1條或多條選擇位線連接的存儲單元成為選擇存儲單元，根據 寫入、擦除、讀取各動作模式，在選擇字線和選擇位線之間施加預定
的寫入電壓VwE、擦除電壓VwE、讀取電壓VR。在圖中，Vcc是本發
明裝置的電源電壓，Vss是接地電壓，VWE是寫入電壓和擦除電壓， VWE/3是第一非選擇電壓，2VWE/3是第二非選擇電壓，V3R是第一讀 取電壓，從外部或由內部電路(未圖示)生成，提供給電壓切換電路 8g，分別施加到預定的字線和位線。第一讀取電壓V3r用於生成1R型 存儲單元的數據讀取所需的讀取電壓VR。
然後，按照存儲器動作對第四實施方式的針對存儲單元陣列1的 數據寫入動作、擦除動作、讀取動作中分別向選擇字線、選擇位線、
明。
圖30和圖31示出寫入動作時的電脈衝施加順序的一例。將數據 寫入選擇存儲單元時，在開始寫入動作之前的預充電期間(準備動作 期間)預先使全部字線和全部位線的電壓成為寫入電壓VWE的2/3的 第二非選擇電壓2VWE/3。本發明裝置備用時，可以使全部字線和全部 位線的電壓成為第二非選擇電壓2VWE/3。
在寫入動作期間Tw的期間，在全部的非選擇字線中，與預充電期 間相同，繼續施加寫入電壓Vwe的2/3的第二非選擇電壓2VWE/3，在 全部的非選擇位線中，施加寫入電壓VWE的1/3的第一非選擇電壓 VWE/3，在選擇字線中施加接地電壓Vss (相當於第二寫入電壓)，在 選擇位線中施加寫入電壓VWE (相當於第一寫入電壓)。在寫入動作 期間Tw的期間，由於在選擇位線和選擇字線之間產生寫入電壓VWE 的電壓差，所以，可以將寫入電壓VwE施加到選擇存儲單元的可變電 阻元件，寫入數據。這時，在連接到選擇字線和非選擇位線的存儲單 元以及連接到選擇位線和非選擇字線的存儲單元中，施加寫入電壓 Vwe的1/3的笫一非選擇電壓VWE/3，但是，由於是充分低於寫入電壓 VwE的電壓，所以，不會引起寫入。
圖32和圖33示出擦除動作時的電脈衝施加順序的一例。在擦除 選擇存儲單元的數據時，在開始擦除動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電壓成為擦除電壓VWE的2/3 的第二非選擇電壓2VWE/3。本發明裝置備用時，可以使全部字線和全 部位線的電壓成為第二非選擇電壓2VWE/3。
在擦除動作期間Te的期間，在全部非選擇位線中，與預充電期間 相同地，繼續施加擦除電壓Vwe的2/3的第二非選擇電壓2VWE/3，在 全部非選擇字線中，施加擦除電壓VWE的1/3的第一非選擇電壓 VWE/3，在選擇字線中施加擦除電壓VWE，在選擇位線中施加接地電壓 Vss。在擦除動作期間Te的期間，由於在選擇字線和選擇位線之間產
生與寫入電壓VwE的電壓相同極性相反的擦除電壓VwE的電壓差，所 以，可以將擦除電壓VwE施加到選擇存儲單元的可變電阻元件，擦除
數據。這時，在連接到選擇字線和非選擇位線的存儲單元以及連接到 選擇位線和非選擇字線的存儲單元中，施加擦除電壓Vwe的1/3的第 一非選擇電壓VWE/3，但是，由於是充分低於擦除電壓VWE的電壓， 所以，不會引起擦除。
圖34和圖35示出讀取動作時的電脈衝施加順序的一例。在讀取 選擇存儲單元的數據時，在開始讀取動作之前的預充電期間(準備動 作期間)預先使全部字線和全部位線的電位成為寫入電壓VWE的2/3 的第二非選擇電壓2VWE/3。本發明裝置備用時，可以使全部字線和全 部位線的電位成為第二非選擇電壓2VWE/3。
在讀取動作期間Tr的期間，在全部非選擇字線、全部非選擇位線 和選擇位線中，繼續施加笫二非選擇電壓2VWE/3，在選擇字線中施加 第一讀取電壓V3R。在此，將第一讀取電壓V:3R設定為笫二非選擇電 壓2VwE/3和讀取電壓VR的電壓差(V3R = 2VWE/3 - VR)。其結果是， 在讀取動作期間Tr的期間，由於在選擇字線和選擇位線之間產生讀取 電壓VR的電壓差，所以，可以將讀取電壓VR施加到選擇存儲單元的 可變電阻元件，可以讀取可變電阻元件的電阻狀態。讀取電壓VR是寫 入電壓VwE以下的電壓，可以是能夠由讀取電路9讀取的電壓。調整 可變電阻元件的材料、組成、膜厚、面積等，由此，可以使讀取電壓 VR成為寫入電壓Vwe的1/3的第一非選擇電壓VWE/3。這種情況下， 第一讀取電壓V:3R等於第一非選擇電壓VwE/3，可減少提供給電壓切換 8g的電壓種類。
如上所述，在寫入、擦除、讀取的各存儲動作的預充電期間，將 公共的笫二非選擇電壓2VWE/3施加到非選擇字線和非選擇位線，由 此，在從某存儲動作的預充電期間轉移到任意的存儲動作的情況下， 僅使選擇字線和選擇位線的電壓改變，就可以進行各存儲動作。並且， 在讀取動作和寫入動作期間，將公共的第二非選擇電壓2Vwe/3施加到 各動作期間中的非選擇字線，由此，在直接在讀取動作和寫入動作之 間轉移的情況下，非選擇字線的電壓也不變，非選擇位線的電壓變化 被抑制為第一非選擇電壓VWE/3。並且，在讀取動作和擦除動作期間， 將公共笫二非選擇電壓2VwE/3施加到各動作期間中的非選擇位線，由 此，在直接在讀取動作和擦除動作之間轉移的情況下，非選擇位線的 電壓也不變，非選擇字線的電壓變化被抑制為第一非選擇電壓VWE/3。 由此，在各存儲動作時，由於使各字線和各位線成為預定的電壓，所 以，可大幅減小因伴隨著寄生電容的充放電的過渡電流而產生的功 耗。
然後，對本發明裝置和本發明方法的其他實施方式進行iJL明。 (1)在上述第一至第四實施方式中，假定選擇一條字線、在位線 側選擇在與該選擇字線連接的選擇存儲單元中流過的讀取電流並進行 讀取的情況，但是，也可以是如下方式使字線和位線的關係反轉， 選擇一條位線，在字線側選擇在與該選擇位線連接的選擇存儲單元中 流過的讀取電流並進行讀取。在這種情況下，讀取電路9連接到字線
解碼器3側。
(2)在上述第一至第四實施方式中，圖8、 15、 22或29示出的電 壓切換電路8d、 8e、 8f、 8g示出以一個電路模塊產生寫入、擦除、讀 取的各動作的電壓的方式，但是，也可以分別具有單獨產生上述各動 作用的電壓的電路。
如以上詳細地進行說明的那樣，根據本發明裝置和本發明方法， 減少伴隨著存儲動作間轉移時電位變化的字線和位線的數量，使與各 字線和各位線相關的寄生電容充放電引起的過渡電流減小，由此，可 以減小具有在行方向以及列方向矩陣狀配置1R型存儲單元的存儲單 元陣列的非易失性半導體存儲裝置的功耗。
工業實用性
本發明可以用於非易失性半導體存儲裝置，特別是，在具有分別 在行方向和列方向配置多個兩端子的存儲單元的存儲單元陣列的半導 體存儲裝置的存儲單元陣列的讀取、寫入、擦除動作的各存儲動作中 的位線和字線的電壓控制技術中是有效的，該兩端子的存儲單元包括
存儲的可變電阻元件,
權利要求
1.一種非易失性半導體存儲裝置，其特徵在於，具有存儲單元陣列，其分別在行方向以及列方向配置多個兩端子的存儲單元，該兩端子的存儲單元具有通過施加電脈衝使電阻值可逆地變化的可變電阻元件，將同一行的所述各存儲單元的一端連接到公共的字線，將同一列的所述各存儲單元的另一端連接到公共位線；存儲單元選擇電路，以行、列或存儲單元為單位從所述存儲單元陣列中選擇所述存儲單元；電壓切換電路，為對由所述存儲單元選擇電路選擇的選擇存儲單元進行包括讀取動作、寫入動作以及擦除動作的多個存儲動作，分別對所述字線和所述位線中的與所述選擇存儲單元連接的選擇字線和選擇位線、以及所述選擇字線和所述選擇位線以外的非選擇字線和非選擇位線，按照所述存儲動作施加所述各存儲動作中所需的電壓；讀取電路，對所述選擇存儲單元內的讀取對象的所述存儲單元檢測按照所述可變電阻元件的電阻值流過的讀取電流的大小，讀取存儲在所述讀取對象存儲單元中的信息，在所述讀取動作、所述寫入動作和所述擦除動作的各動作期間，所述電壓切換電路對所述非選擇字線和所述非選擇位線施加公共的非選擇電壓。
2. —種非易失性半導體存儲裝置，其特徵在於，具有存儲單元陣列，其分別在行方向以及列方向配置多個兩端 子的存儲單元，該兩端子的存儲單元具有通過施加電脈衝使電阻值可 逆地變化的可變電阻元件，將同 一行的所述各存儲單元的一端連接到 公共的字線，將同 一列的所述各存儲單元的另 一端連接到公共位線； 存儲單元選擇電路，以行、列或存儲單元為單位從所述存儲單元陣列 中選擇所述存儲單元；電壓切換電路，為對由所述存儲單元選擇電路 選擇的選擇存儲單元進行包括讀取動作、寫入動作以及擦除動作的多 個存儲動作，分別對所述字線和所述位線中的與所述選擇存儲單元連 接的選擇字線和選擇位線、以及所述選擇字線和所述選擇位線以外的 非選擇字線和非選擇位線，按照所述存儲動作施加所述各存儲動作中 所需的電壓；讀取電路，對所述選擇存儲單元內的讀取對象的所述存 儲單元檢測根據所述可變電阻元件的電阻值流過的讀取電流的大小， 讀取存儲在所述讀取對象存儲單元中的信息， 所述電壓切換電路至少在所述讀取動作和所述寫入動作的各動作 期間，對所述非選擇字線和所述非選擇位線的一方施加公共的非選擇 電壓，至少在所述讀取動作和所述擦除動作的各動作期間，對所述非 選擇字線和所述非選擇位線的另 一方施加所述非選擇電壓。
3. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在進入所述讀取動作、所述寫入動作和所述擦除動作的各存儲動作之前的各準備動作期間，所述電壓切換電路至少對所述非選擇字線 和所述非選擇位線施加所述非選擇電壓。
4. 根據權利要求3的非易失性半導體存儲裝置，其特徵在於， 在所述各準備動作期間，對所述選擇字線和所述選擇位線施加所述非選擇電壓。
5. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述讀取動作期間，所述電壓切換電路對所述選擇字線和所述選擇位線的一方、所述非選擇字線和所述非選擇位線施加所述非選擇 電壓，對所述選擇字線和所述選擇位線的另一方施加與所述非選擇電 壓不同的第一讀取電壓，所述第一讀取電壓和所述非選擇電壓的電壓差的絕對值，成為電 壓比針對所述可變電阻元件的寫入動作所需的寫入電壓與針對所述可 變電阻元件的擦除動作所需的擦除電壓的各絕對值的下限值低的預定 的讀取電壓。
6. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述寫入動作期間，所述電壓切換電路對所述選擇字線和所述選擇位線的一方施加比所述非選擇電壓高的第一寫入電壓，對所述選 擇字線和所述選擇位線的另一方施加比所述非選擇電壓低的第二寫入 電壓，所述笫一寫入電壓和所述第二寫入電壓的電壓差的絕對值成為針 對所述可變電阻元件的寫入動作所需的寫入電壓。
7. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述擦除動作期間，所述電壓切換電路對所述選擇字線和所述選擇位線的一方施加比所述非選擇電壓高的第一擦除電壓，對所述選擇字線和所述選擇位線的另一方施加比所述非選擇電壓低的笫二擦除 電壓，所述第一擦除電壓和所述第二擦除電壓的電壓差的絕對值成為針 對所述可變電阻元件的擦除動作所需的擦除電壓。
8. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 所述電壓切換電路在所述寫入動作期間，對所述選擇字線和所述選擇位線的一方施加比所述非選擇電壓高的第一寫入電壓，對所述選 擇字線和所述選擇位線的另一方施加比所述非選擇電壓低的第二寫入 電壓，在所述擦除動作期間，對所述選擇字線和所述選擇位線的另一 方施加比所述非選擇電壓高的第一擦除電壓，對所述選擇字線和所述 選擇位線的一方施加比所述非選擇電壓低的第二擦除電壓，所述第一寫入電壓和所述第二寫入電壓的電壓差的絕對值成為針 對所述可變電阻元件的寫入動作所需的寫入電壓，所述第一擦除電壓 和所述第二擦除電壓的電壓差的絕對值成為針對所述可變電阻元件的 擦除動作所需的擦除電壓，所述第一寫入電壓和所述第一擦除電壓是相同電壓，所述第二寫 入電壓和所述第二擦除電壓是相同電壓。
9. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述寫入動作和所述擦除動作這兩期間，施加到所述選擇字線或所述選擇位線的電壓是接地電壓，電壓或針對所述可變電阻元件的;除動作所需的;除電壓的一半。一
10. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述寫入動作和所述擦除動作這兩期間，施加到所述選擇字線或所述選擇位線的電壓是接地電壓，所述非選擇電壓是針對所述可變電阻元件的寫入動作所需的寫入 電壓或針對所述可變電阻元件的擦除動作所需的擦除電壓的三分之
11. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述寫入動作和所述擦除動作這兩期間，施加到所述選擇字線或所述選擇位線的電壓是接地電壓，電壓或針對所述可變電阻元件的擦除動作所需的擦除電壓的三分之
12. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在所述寫入動作和所述擦除動作這兩期間，施加到所述選擇字線和所述選擇位線的電壓的一方的極性為正，另一方的極性為負，它們 的絕對值相同，所述非選擇電壓是接地電壓。
13. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 在不是所述讀取動作、所述寫入動作以及所述擦除動作的任意一種的待機狀態下，所述電壓切換電路分別對所述選擇字線、所述選擇 位線、所述非選擇字線和所述非選擇位線施加所述非選擇電壓。
14. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 所述可變電阻元件的材料是金屬氧化物。
15. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 作為所述可變電阻元件的材料的金屬氧化物是過渡金屬氧化物。
16. 根據權利要求1或2的非易失性半導體存儲裝置，其特徵在於， 作為所述可變電阻元件的材料的金屬氧化物包含Pr、 Mn。
17. —種非易失性半導體存儲裝置的動作方法，該非易失性半導體 存儲裝置具有存儲單元陣列，該存儲單元陣列分別在行方向以及列方 向配置多個的兩端子的存儲單元，所述兩端子的存儲單元具有通過施 加電脈沖使電阻值可逆地變化的可變電阻元件，將同一行的所述各存 儲單元的一端連接到公共字線，將同一列的所述各存儲單元的另一端 連接到公共位線，該動作方法包括針對從所述存儲單元陣列中以行、 列或存儲單元為單位所選擇的存儲單元的讀取動作、寫入動作和擦除 動作的多個存儲動作，其特徵在於，在所述讀取動作、所述寫入動作和所述擦除動作的各動作期間，和非選擇位線施加公共的非選擇電壓。
18. —種非易失性半導體存儲裝置的動作方法，該非易失性半導體 存儲裝置具有存儲單元陣列，該存儲單元陣列分別在行方向以及列方 向配置多個的兩端子的存儲單元，所述兩端子的存儲單元具有通過施 加電脈沖使電阻值可逆地變化的可變電阻元件，將同 一行的所述各存 儲單元的一端連接到公共字線，將同一列的所述各存儲單元的另一端 連接到公共位線，該動作方法包括針對從所述存儲單元陣列中以行、 列或存儲單元為單位所選擇的存儲單元的讀取動作、寫入動作和擦除 動作的多個存儲動作，其特徵在於，至少在所述讀取動作和所述寫入動作的各動作期間，對所述字線 和所述位線內的未與所述選擇存儲單元連接的非選擇字線和非選擇位 線的一方施加公共的非選擇電壓，至少在所述讀取動作和所述擦除動 作的各動作期間，對所述非選擇字線和所述非選擇位線的另一方施加所述非選擇電壓。
19. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，在進入所述讀取動作、所述寫入動作和所述擦除動作的各動作之 前的各準備動作期間，對所述非選擇字線和所述非選擇位線施加所述 非選擇電壓。
20. 根據權利要求19的非易失性半導體存儲裝置的動作方法，其特 徵在於，在所述各準備動作期間，對所述字線和所述位線內的與所述選擇 存儲單元連接的選擇字線和選擇位線施加所述非選擇電壓。
21. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，在所述讀取動作期間，對所述字線和所述位線內的與所述選擇存 儲單元連接的選擇字線和選擇位線的一方、所述非選擇字線和所述非 選擇位線施加所述非選擇電壓，對所述選擇字線和所述選擇位線另一 方施加與所述非選擇電壓不同的笫一讀取電壓，所述第一讀取電壓和所述非選擇電壓的電壓差的絕對值，成為電 壓比針對所述可變電阻元件的寫入動作所需的寫入電壓與針對所述可 變電阻元件的擦除動作所需的擦除電壓的各絕對值的下限值低的預定 的讀取電壓。
22. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，在所述寫入動作和所述擦除動作這兩期間，施加到所述字線和所 述位線內的與所述選擇存儲單元連接的選擇字線和選擇位線的一方的 電壓是接地電壓，電壓或針對所述可變電阻元件的擦除動作所需的擦除電壓的一半,
23. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，在所述寫入動作和所述擦除動作這兩期間，施加到所述字線和所 述位線內的與所述選擇存儲單元連接的選擇字線和選擇位線的一方的 電壓是接i也電壓，電壓或針對所述可變電阻元件的擦除動作所需的擦除電壓的三分之
24. 根據權利要求17或18的非易失性半導體存儲裝置的動作方法，其特徵在於，在所述寫入動作和所述擦除動作這兩期間，施加到所述字線和所 述位線內的與所述選擇存儲單元連接的選擇字線和選擇位線的一方的 電壓是接;也電壓，電壓或針對所述可變電阻元件的擦除動作所需的擦除電壓的三分之
25. 根據權利要求17或18的非易失性半導體存儲裝置的動作方法，其特徵在於，在所述寫入動作和所述擦除動作這兩期間，對所述字線和所述位 線內的與所述選擇存儲單元連接的選擇字線和選擇位線的一方所施加 的電壓的一個極性為正，另一個的極性為負，它們的絕對值相同，所 述非選擇電壓是接地電壓。
26. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，在不是所述讀取動作、所述寫入動作和所述擦除動作的任意一種 的待機狀態下，所述電壓切換電路分別對所述字線和所述位線內的與 所述選擇存儲單元連接的選擇字線和選擇位線以及非選擇字線和非選 擇位線施加所述非選擇電壓。
27. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，所述可變電阻元件的材料是金屬氧化物。
28. 根據權利要求17或18的非易失性半導體存儲裝置的動作方 法，其特徵在於，作為所述可變電阻元件的材料的金屬氧化物是過渡金屬氧化物。
29.根據權利要求17或18所述的非易失性半導體存儲裝置的動作 方法，其特徵在於，作為所述可變電阻元件材料的金屬氧化物包含Pr、 Mn。
全文摘要
提供一種非易失性半導體存儲裝置，在高集成的存儲單元陣列中，z在讀取、寫入和擦除的各動作模式間轉移時，抑制因隨著位線和字線的電位變化的過渡電流而產生的功耗的增加。具有存儲單元陣列(1)，其分別在行方向和列方向配置多個兩端子的存儲單元，該存儲單元具有通過施加脈衝而使電阻值可逆地變化的可變電阻元件，同一行的各存儲單元的一端連接到公共字線WL1～WLn，同一列的各存儲單元的另一端連接到公共位線BL1～BLn，在針對選擇存儲單元的讀取、寫入和擦除的各存儲動作的動作期間，對未連接到選擇存儲單元的非選擇字線和非選擇位線施加公共非選擇電壓VWE/2。
文檔編號G11C13/00GK101111899SQ200680003878
公開日2008年1月23日 申請日期2006年1月5日 優先權日2005年2月2日
發明者川添豪哉, 玉井幸夫 申請人:夏普株式會社