具有多個存儲體的數據存儲器的製作方法

2023-05-05 09:28:21

專利名稱：具有多個存儲體的數據存儲器的製作方法
技術領域：
本發明涉及一種具有多個存儲體的數據存儲器。
背景技術：
使用固態技術構成並被設計用於隨機訪問的數據存儲器(稱之為RAM)通常包含多個「存儲體」，其中的每一個包括多個存儲單元，每個存儲體相對各指定矩陣行線和列線形成行和列的矩陣形配置。每個存儲體的所述矩陣行線連接到被指定給各存儲體的一組矩陣行線驅動器上。每個存儲體的所述列線被連接到指定給各存儲體和包含在選擇每個列線過程中可以轉換的一個列選擇開關的列驅動設備上。由此，通過驅動特定的矩陣行線和在特定列選擇開關上進行轉換可以以唯一規定的方式尋址一個存儲體的每個存儲器單元。
為了將一個信息項寫入到一個希望的存儲器單元中或從所述希望的存儲器單元中讀出一個信息項，被指定給包含相應單元的矩陣行的所述矩陣行線被由一個矩陣行地址解碼器施加的規定電平激活，結果是這個矩陣行的所有單元被準備用於可能的訪問(矩陣行尋址)。然後，由被指定給包含所述希望存儲器單元並由列地址解碼器進行轉換的那個列選擇開關執行實際訪問(列尋址)。為了寫入，數據值、即表示將被寫入信息的電流等級或電壓等級被施加給相應的列線。為了讀出，存儲在所選擇單元中並在被激活矩陣行單元的基礎上從這個存儲器單元連接到所述相應列線上的數據值被藉助於讀出放大器在這個列線上讀出。
當今常用的動態RAM(被稱之為DRAM)的存儲器單元容性地存儲信息，即以由於其高電壓特性而必須在短實踐間隔內刷新和在讀出期間補充用盡的電荷形式存儲信息。為了恢復這個單元在讀出操作之後由於這種方式受到損害的所述存儲器狀態，讀出的數據值被緩存(「鎖存」)在列放大器中，以便一方面將它從這裡寫回到相應單元中，另一方面經過一個數據線網絡將它發送給一個公共雙向數據埠。當一個矩陣行線已經被激活時，相應矩陣線的所有存儲器單元通常會被所述列放大器同時讀出和鎖存，然後，被鎖存的數據值陸續經過所述數據線網絡發送給所述存儲器的數據埠。這個操作和所述存儲器內容的連續必要刷新需要位於相應列線處用於每列的單獨的讀出放大器。在各讀出放大器和所述數據線網絡之間數據值的連續發送是藉助於對應的連續驅動所述列選擇開關執行的。
將RAM存儲器所有存儲器單元分解為其中每個都能獨立操作的多個存儲體的結果是可以增加數據速率。如果每個數據存儲體都具有它自己的行和列驅動裝置，那麼，所述存儲體可以彼此虛擬並聯操作，從而可以刪除由於信號開發周期導致的不可避免的延遲。在所述存儲體能夠獨立工作的情況下，例如可以在用於讀出操作的信號開發級中的另一個存儲體處於靜止狀態的同時對已經被啟動的一個存儲體進行列訪問。在這種方式下，將被寫入各存儲器單元或將被從它們當中讀出的數據值可以經過所述數據線網絡在更短的時間間隔內發送給所述存儲器的數據埠或從中讀出。
這種多存儲體存儲器結構的問題是由於在各存儲體的列驅動設備和所述公共柵極埠之間不同長度的信號路徑而導致的信號發送時間的差異造成的。如果存在兩個以上的存儲體，則不可避免地將會發生下述情況，即從所述數據埠到所述數據線網絡的兩個不同列連接點的距離將彼此偏移大於一個列長度(一個存儲體的長度)的量綱或一個矩陣行長度(一個存儲體的寬度)的量綱，這可能導致數個毫微秒的信號發送時間差。由於給出了前述多存儲體存儲器，因此，必須調節對應寬度框架內驅動信號的精確定時。通常這是藉助於自定時信號實現的，即在數據信號到達距離所述數據埠最遠的所述點處它的最終狀態並開始對剩餘的信號序列進行處理之前等待。通常的表示是為了考慮前述在信號發送時間方面的差別，在被用於在整個公共數據線上對數據值進行定時的時鐘循環中必須具有用於操作的對應程度的餘地。這限制了最大可能的數據速率。另外，在寫模式和讀模式之間的轉換速度受到在所述數據埠和所述數據線網絡更遠的列連接點之間絕對信號發送時間的限制。
發明目的本發明的目的是以下述方式構成一個由多個存儲體組成的數據存儲器，即使在所述公共數據埠和所述數據線網絡的各列連接點之間的線長的差小於迄今為止的長度並且在所述數據埠和最遠列連接點之間的線長小於迄今為止的長度。
發明技術方案概述因此，本發明是在具有多個存儲體的數據存儲器的基礎上構成的，其中的每一個存儲體都包含多個用於形成具有各自指定的句很行線和/或列線的行和列矩陣形貞烈的多個存儲器單元，它可以選擇性地激活每個存儲體的矩陣行線，和每個存儲體的列線都被連接到一個被指定給各存儲體和包含用於每個列線的列選擇開關的列驅動設備上，所述列開關可以進行選擇性的轉換和能夠在轉換狀態下從/向一個數據線網絡的列連接埠發送將被寫入到各列線或從各列線讀出的數據值。根據本發明，所述存儲體以下述方式，即與矩陣行平行且成為連接到各列驅動設備上的所述列的端點的它們的邊緣位於在所述矩陣行方向上延伸並基本上與所述列方向垂直的一個公共平面中在空間上被一個安排在另一個作為堆棧的頂部。
藉助於本發明存儲器存儲體和列驅動設備的安排，即使當使用大量的存儲器存儲體時，也可以將所述數據線網絡上必須被允許的路徑長度差的最大量減小到大大超過一個存儲體矩陣行長度的1/2的一個量。在所述數據埠和位於最遠處的所述列連接點之間的的路徑的絕對長度也被減小。這使得既可以加速寫和讀操作期間的數據速率，也可以加速在寫模式和讀模式之間的轉換。
附圖簡述本發明的改進和開發特徵由從屬權利要求給出。本發明所要解決的問題和本發明本身將在下面參照附圖詳細描述，其中

圖1的簡要視圖示出了現有技術一個數據存儲器的多個存儲體的安排。
圖2示出了根據本發明一個數據存儲器設計的第一實施例。
圖3示出了根據本發明包含多個存儲體的數據存儲器設計的第二實施例。
圖4示出了具有多個磁致電阻存儲器單元的一個存儲器。
圖5示出了一個位於另一個頂上並具有多個磁致電阻單元的多個存儲器存儲體的堆棧的細節。
優選實施方案詳細描述在所述附圖和下面的正文中，在大寫字母相同的組合的各種情況下，為更加精確識別，作為序號置於方括號[]內的數字被用於類似硬體元件的參考字符，在括號內存在兩個用斜線分開的數字，第二個數字用於指出被指定有相應元件的所述存儲體的號。在該圖中，由於空間的原因，並不是所有的相同元件都被提供有所述參考符號。
圖1示出了現有技術中具有相應指定驅動設備的多個存儲器存儲體是如何以傳統方式安排在一個公共半導體晶片上的。示出了其中的每一個都包含形成行和列矩陣形安排並位於指定矩陣行線和列線交點附近的多個存儲器單元的4個存儲器存儲體BK
到BK[3]。為了使附圖更加清楚，所述存儲單元沒有完全示出，僅僅示出了作為粗水平線的矩陣行線(字線)WL和作為粗垂直線的列線(位線)。為了簡化該附圖，僅僅使用了8個列線BL
到BL[7]示出了存儲體BK
到BK[3]中的每一個，實際上，所述列的數量更高，通常其數值是數百個。在每個存儲體中也有數百個的所述矩陣行線中，在各種情況下，只有第一WL
和最後ML[M]被全部示出。各存儲體的中間部分只是用虛線示出並在刻度方面縮小很多。
圖1所示存儲體的寫入具有慣用、容性存儲DRAM的特性。每個存儲體的每個列線BL被直接連接到它自己的讀出放大器LV。另外，在每個存儲體BK上提供用於每個矩陣行線WL的驅動電路(字線驅動器)WT。當利用矩陣行地址解碼器(未示出)執行尋址時，所述驅動電路WT向相應的矩陣行線施加一個激活電位，以便制約被指定給這個矩陣行線的所有存儲器單元，從而執行寫或讀操作。
為了讀出，以這種方式被制約的每個單元的存儲器電容的電荷狀態被藉助於指定的讀出放大器LV經過每個相應的列線BL讀出並作為一個數據值，重新產生和寫回到所述單元中。這裡，重新產生的數據值被保持鎖存在所述讀出放大器LV中並通過使能相關列連接點SP處的指定列選擇開關SS而被耦合到被指定給相應存儲體BK的「本地」數據線LD上。每個本地數據線LD經過數據線開關DS連接到「主」數據線HD，該「主」數據線HD被連接到由所述存儲器的所有數據存儲體BK公用的雙向輸入/輸出埠I/O上。
為了向存儲體BK寫入，將被寫入到一個存儲器單元中的所述數據值經過被指定給相應列的列選擇開關SS被從指定的本地數據線耦合到其閃鎖被設置成這個數據值的相關讀出放大器LV。結果是，所述單元的電荷狀態也被設置為與前述數據值相對應。
所述列選擇開關SS和數據線開關DS被示意性地表示為多個場效應管，其源-漏鏈路(信道)形成了一個轉換路徑，其柵極接收用於使能和禁止所述轉換路徑的控制信號。在每個存儲體BK處的列選擇開關SS可以藉助於列選擇信號由列地址解碼器(未示出)單獨控制，數據線開關DS可以藉助於存儲體選擇信號由存儲體地址解碼器(未示出)控制。
所述讀出放大器LV
-LV[7]和列選擇開關SS
-SS[7]相互組合形成相應存儲體的「列驅動設備」。所述列驅動設備沿著與所述行平行的存儲體BK的邊緣安排在所述晶片上。在所示的情況下，所有的元件LV、一個存儲體的列驅動設備的SS都被放置在所述存儲體的同一側上；但是在許多實際情況下，所述元件被列到列地交替分布在兩側。
對一個存儲體BK的存儲器單元的訪問是通過藉助於相關字線驅動器WT激活相應的字線並隨後在每種情況下在兩個開關、即相應的列選擇開關SS和用於將各存儲體的本地數據線連接到所述主數據線HD的數據線開關DS之間進行轉換實現的。每個寫入或讀出處理都需要一定的時間以開發和調用與在所述讀出放大器LV中的數據值對應的信號。結果，對相同存儲體的訪問操作是以任意希望速度連續進行的，即每個單獨存儲體處的數據速率受到信號開發時間的限制。但是，所述存儲體能夠被並行操作，從而當存在K個存儲體時，只要在每個埠中和所連接的處理電路中由最大可允許時鐘頻率確定的上限允許，那麼，從理論上講，在所述數據埠I/O處的輸入和輸出數據可以是在單個存儲體情況下可能的數據速率的K倍。但是，實際上由於在所述數據線網絡中的信號發送時間，存在著下面將要描述的由本地數據線LD和所述主數據線HD引起的額外限制。
從圖1可以清楚地看出，在讀出放大器LV和數據埠I/O之間的線路長度是由兩部分組成的首先是所述本地數據線LD部分，該部分沿著行的方向延伸並位於所述列連接點SP和相應的數據線開關DS之間，其次是所述主數據線HD部分，該部分沿著列的方向延伸並位於這個數據線開關DS和數據埠E/A之間，這整個線路根據所述存儲體BK的位置和讀出放大器LV以及相關列驅動設備中列連接點SP的位置變得較長或較短。這導致信號發送的時間差，從而需要相應的按年月的餘地用於對必然要減小的數據速率進行調動。
通過將所述主數據線HD和相關數據線開關DS的連接點安排在所述帶寬的中心，經過本地數據線LD在行方向上路徑長度的差最多可以被減小到最靠近所述存儲體BK邊緣的兩個讀出放大器LV之間距離長度的一半。如果所述存儲器包含兩個以上的存儲體，那麼，通過將與所述數據埠I/O相關的連接點安排在最靠近所述邊緣的兩個列驅動設備之間的中心，經過所述主數據線HD在列方向上路徑長度的差可以被減小到最靠近整個存儲體配置邊緣的兩個列驅動設備之間距離的正好一半。在這種情況下，主數據線HD上列方向路徑程度的最大差根據所述存儲體的數量是整個列的長度或更多。如果所述存儲體被安排成在所述矩陣行方向上一個接一個的安排，那麼將不能獲得任何利益。在這種情況下，列方向上路徑長度的差將變得較小，但是，在矩陣行方向上將變得較大。
利用上述圖2和圖3的解釋性實施例所述的有創造性的存儲體堆棧配置和在一個組件中所有存儲體列驅動設備的相互組合可以成功地解決上述問題。
在圖2和圖3中，其功能對應於圖1所示配置的單獨元件的元件被提供有與所述附圖相同的參考字符。根據圖2和3的數據存儲器也包含其中的每一個都有具有8個列線BL
-BL[7]和多個矩陣行線WL[m]的4個存儲體BK
-BK[3]。但是與圖1相反，所述存儲體BK不是被安排在一個單一的平面上和在所述列方向上一個靠近另一個，以便在它們之間分別安排所述列驅動設備。代替的是，所述存儲體BK被以與所述行平行且在其處所述列線BL被連接到所述列驅動設備的一端被定位的它們的邊緣沿著相反則沿著所述行方向和相反則基本上與所述列方向垂直延伸的方式一個在另一個頂上的位於多個平面中。在圖2和3中，以傾斜透視和在所述堆棧高度方向彼此隔開從而使每個存儲體都可以被至少部分看見的方式示出了存儲體BK
到BK[3]的堆棧。
下面將首先描述根據示出了容性存儲DRAM的圖2所示的實施例。這裡，每個實際存儲器存儲體BK被單獨構成和如結合圖1所述精確操作，從而不需要再進行解釋。與圖1相比，僅僅是所述驅動電路和所述數據線的空間配置不相同。
用於選擇矩陣行的每個存儲體BK的字線驅動器WT都被沿著與所述列平行的一個邊緣(在所述圖的左側上)安排，在所示的情況下，它們都被作為第一(頂)存儲體BK
集成在同一個平面上、特別是被集成在一個靠近另一個並平行於所述列的4個行上；最靠近所述存儲體堆棧的第一行WT
-WT[m/0]用於第一存儲體BK
，第二行WT
-WT[m/1]用於第二存儲體BK[1]，第三行WT
-WT[m/2]用於第三存儲體BK[2]和第四行WT
-WT[m/3]用於第四存儲體BK[3]。
利用類似的方式，列驅動設備LV，用於列訪問的SS被沿著與所述矩陣行平行一個邊緣(在所述圖的頂部)安排，在所示的情況下，它們都被作為第一(頂)存儲體BK
集成在同一個平面上，並形成所述讀出放大器LV和列選擇開關SS的一個直接位於另一個附近並與所述矩陣行平行的4個行；第一行最靠近所述存儲體堆棧並具有用於存儲體BK
的讀出放大器LV
-LV[7/0]和開關SS[
，後面跟隨有具有用於存儲體BK[1]的讀出放大器LV
-LV[7/1]和開關SS[
-SS[7/1]的第二行、用於存儲體BK[2]的讀出放大器LV
-LV[7/2]和開關SS
-SS[7/2]的第三行以及用於第三存儲體BK[3]的讀出放大器LV
-LV[7/3]和開關SS
-SS[7/3]的第四行。每個本地數據線LD都沿著直接靠近相關列選擇開關SS的矩陣行的方向延伸；在靠近各列驅動設備中心(在所述矩陣行方向測量的)所述主數據線HD如圖所示延伸的情況下，一方面，它被經過列連接點SP連接到各存儲體的所有列選擇開關上，另一方面，經過指定給各存儲體的數據線開關DS連接到所述主數據線HD上。
很明顯，由於這種配置，是所述數據埠I/O和各讀出放大器LV之間所述列方向上路徑長度的最大差僅僅等於在所述列方向上測量的、最靠近所述存儲體堆棧的本地數據線LD
和距離所述存儲體堆棧最遠的本地數據線LD[3]之間的距離。這個距離取決於在所述列方向上測量的由讀出放大器LV和列選擇開關SS組成的單元的整個長度，還取決於列驅動設備或存儲體BK的數量。由於這整個長度比所述存儲體的列長小很多，所以，與圖1所示的現有技術相比實現了對路徑長度之間距離的有效改善。
如果其存儲內容是高度非易失的並且在讀操作期間其存儲內容未被用盡的存儲器單元被用在所述存儲體中從而不需要對所述存儲器定時刷新或不需要重寫已經讀出的數據值，那麼，這種改善還會加強。在這種存儲器中，在各種情況下都可以將一個讀出放大器指定給多個列線，從而使得少量的讀出放大器就已經足夠。由此可以減少在所述列方向測量的多個組合列驅動設備的整個尺寸，即它們的「在所述列方向上的集成長度」。圖3所示本發明的實施例利用了這種可能性。
根據圖3的配置與圖2所示配置的區別在於一個在另一個頂上堆積的多個存儲體BK構成了不需要損壞就能夠讀出的存儲器存儲體(圖中未示出)以及在與所述矩陣行平行的所述堆棧處組合的列驅動設備被結構的有某些不同。所述列驅動設備與圖2所示情況相同被集成在一個晶片的同一平面上作為所述堆棧的頂存儲體BK
，每個列驅動設備包含與所述列數量對應的一定數量的列選擇開關SS，開關SS中的每一個都被連接到指定的本地數據線LD的相關列連接點SP上，並可以藉助於所述列地址解碼器(未示出)驅動所述列選擇開關SS。但是與圖2所示相反，再開關SS中每一個的另一側被直接連接到相關的列線BL上，並且每個存儲體BK僅僅被提供有一個讀出放大器LV。
具體地說，第一存儲體BK
的列選擇開關SS
-SS[7/1]形成最靠近所述存儲體堆棧並與所述矩陣行平行的一個行。然後，隨著和所述存儲體堆棧距離的增加，第一數據線LD
用於第一存儲體，列選擇開關SS
-SS[7/1]用於第二存儲體BK[1]等。本地數據線LD[3]用於第四存儲體BK[3]。本地數據線LD
-LD[3]中的每一個都被連接到4個讀出放大器LV
-LV[3]中一個相關的讀出放大器上，所述4個讀出放大器LV
-LV[3]被安排在與所述矩陣行平行的一個行中並在各種情況下經過4個數據線開關DS
-DS[3]中的一個連接到被引導到所述數據線埠I/O上的所述主數據線HD上。
從圖3可以明顯地看出，如果如圖3所示所述主數據線HD的分支以這個行的中心對稱，那麼，數據埠I/O和各讀出放大器LV之間在所述列方向上的路徑差基本上等於零，和在所述矩陣行的方向上為最大並等於讀出放大器LV
-LV[3]的所述行的長度的1/2。不考慮這個優點，特別是在具有大數量列時，在其中的每一個都被用於相應存儲體一個列組的各種情況下，可以為每個存儲體提供一個以上的讀出放大器。其中的每一個都被指定給一個讀出放大器的列線數量的設置最好使得所有存儲體的讀出放大器被安排成沿著所述矩陣行的方向排列並不長於一個矩陣行的長度。在所述矩陣行方向上測量的讀出放大器在前佔據的整個長度由於布局的原因最長等於兩個列之間的距離。因此，在沿著與所述矩陣行平行的所述邊緣的一個行中，即使是在它們傳統的結構形式下，如果相同號的列線被指定給每個讀出放大器例如作為在所述堆棧中存在的存儲體的號，所有的讀出放大器也都具有足夠的空間。
在本發明的最佳實施例中，磁致電阻存儲器單元被用於不損壞就能夠讀出的存儲器存儲體。這種單元能夠構成磁致電阻非易失RAM(稱之為MRAM)是公知的，因此，下面僅結合圖4簡單地描述它們的基本設計和操作方法。
圖4的透視圖示出了僅包含兩個磁致電阻存儲器單元MZ[1]和MZ[2]的MRAM存儲器矩陣。每個單元由三層組成由硬磁性材料製成上層11、由例如僅是幾層原子的氧化物的絕緣材料製成的非常薄的中心層12和由軟磁性材料製成的下層13。所示兩個單元的硬磁性層11與公共矩陣行線WL接觸，和所述軟磁性材料層分別與指定的列線BL[1]和BL[2]接觸。所述矩陣的所有單元的硬磁性層11在由箭頭P指出的一個方向上被永久磁化。所述軟磁性層13在所述箭頭P方向或相反的方向上可以被再次磁化。
存儲在MRAM單元MZ中的信息是由與軟磁性層12的磁化方向相關的硬磁性層11的磁化方式確定的。由於給定了如圖4中指出所述單元MZ[1]處相同方向箭頭所示平行指向的磁化方向，經過調諧層12的歐姆電阻很低。由於給定了如在單元MZ[2]處指向相反方向的箭頭所示的反平行磁化，調諧層12的電阻基本上很高。由此，通過讀出相應電阻的值可以讀出所述信息。
為了寫入，在各單元MZ的矩陣行線WL和列線BL中需要幅值為1到2毫安的電流。這些電流磁場的的重疊根據由將被寫入信息確定的它們的極性在一個或另一個方向上磁化所述軟磁性層13，結果是所述信息被存儲。為了讀出單元MZ，在指定給所述單元的列線和位線之間施加一個例如0.5V的電壓，並測量流過的電流。
如圖3所示，藉助於矩陣行線驅動器WT、列選擇開關SS和讀出放大器LV的安排可以執行多個存儲體中所述MRAM存儲器單元的選擇驅動。用於矩陣行線WL的寫電流可以經過各自的驅動器WT施加。用於列線BL的寫電流可以利用相應的讀出放大器LV藉助於特定的列選擇開關並根據將被寫入和被所述主數據線HD接收的所述數據值施加。圖3沒有示出用於寫模式的電流反饋線和反饋開關。
可以藉助於相關的驅動器WT利用被施加到所選擇矩陣行線WL的第一電位產生用於所述MRAM讀出電壓的電位差，並可以藉助於指定的列連接開關SS利用所連接的讀出放大器LV將所述第二電位施加到所選擇的列線BL上，所述連接的讀出放大器LV以響應所流過的電流值將相應的數據值加到所述主數據線HD上的方式構成。
在圖2和3所示的存儲體堆棧中，所述存儲器存儲體是獨立的單元，即，每個存儲體包含它自己的用於選擇所述存儲器單元的矩陣行線和列線。在這種情況下，如果K是所述存儲體的數量，那麼，所述選擇線需要2K的金屬化平面，並以相鄰存儲體交替共享所述矩陣行線和列線的方式構成。這樣，所需金屬化平面的數量較少。可以利用MRAM存儲器存儲體很容易構成的這種結構示於圖5。
圖5示出了由5個MRAM存儲器存儲體BK
-BK[4]構成的一個堆棧的細節，其中的每一個都包含如圖4所示並參考該圖所描述的MRAM單元MZ的一個矩陣。圖5所描述的細節僅僅是在各種情況下來自每個存儲體的一個MRAM單元MZ。
首先，圖5所示堆棧的底存儲體BK
在位於這個存儲體單元下面的第一金屬化平面E0中具有它自己的列線BL，在第二金屬化平面E1中第一存儲體BK
上面延伸的是矩陣行線WL，該矩陣行線WL既響應於這個存儲體BK
相關的信號，也響應於第二存儲體BK[1]相關的信號，並且上面坐落有第二存儲體BK[1]的單元。
在第三金屬化平面E2中的第二存儲體BK[1]的單元上延伸的是既響應這個存儲體BK[1]的信號又響應第三存儲體BK[2]的信號並坐落有第三存儲體BK[2]的單元的列線BL，經過第四金屬化平面E3中所述第三存儲體BK[2]單元延伸的是既響應這個存儲體BK[2]的信號又響應第四存儲體BK[3]的信號並且坐落有第四存儲體BK[3]的單元的所述矩陣行WL。
在第五金屬化平面E4中第四存儲體BK[3]的單元上延伸的是既響應這個存儲體BK[3]的信號又響應第五存儲體BK[4]的信號並且坐落有第五存儲體BK[4]的單元列線BL。經過第六金屬化平面E5中的第五存儲體BK[4]的單元延伸的是僅僅響應這個存儲體BK[2]的矩陣行線WL。
很明顯，在具有圖5所示選擇線(列線和矩陣行線)結構的堆棧中，如果K是存儲體的數量，那麼，只需要K+1個金屬化平面。這對於補救圖2和3所示情況具有重大影響並可以認為降低了堆棧存儲器存儲體的製造成本。但是，必須接受這樣一個事實，即直接相鄰的存儲體不再能夠彼此完全單獨和獨立地工作。但是，通過靈巧地編制驅動順序，可以產生大量的並行訪問操作，以便全部發揮可以利用本發明實現的數據速率的改善。
參考符號表11-硬磁性層；12-調諧層，13-軟磁性層；BK-存儲器存儲體；BL-列線；DL-數據線開關；E0-E5-金屬化平面；I/O-數據埠；HD-主數據線；LD-本地數據線；LV-讀出放大器；MZ-磁致電阻存儲器單元；SP-到LD的列連接點；SS-列選擇開關；WL-矩陣行線；WT-矩陣行線驅動器。
權利要求
1.一種具有多個存儲體的數據存儲器，其中每個存儲體包含多個存儲器單元，所述單元相對於指定的矩陣行線(WL)和/或列線(BL)形成行和列的矩陣形陣列，它可以選擇性地激活每個存儲體(BK)的所述矩陣行線(WL)，每個存儲體(BK)的列線(BL)被連接到列驅動設備(LV、SS)上，所述驅動設備(LV、SS)被指定給相應的存儲體並包含用於每個列線(BL)的一個列選擇開關(SS)，所述列開關能夠選擇性地轉換並在接通狀態下從/向一個數據線網絡(HD、LD)的相關列連接點(SP)發送一個將被寫入到相應列線(BL)或從中讀出的數據值，其特徵是所述存儲體(BK)以它們平行於所述矩陣行並定位有被連接到各列驅動設備上的所述列線(BL)一端的邊緣位於在所述矩陣行方向上延伸並基本上與所述列方向垂直的一個公共平面上的方式空間地一個位於另一個頂部的安排成一個堆棧，和所有存儲體(BK)的列驅動設備(LV、SS)在或者靠近在該處定位有連接到所述列驅動設備(LV、SS)的所述列線(BL)的端子上的所述堆棧那個邊緣上被在所述列的方向上彼此直接相互靠近的排列。
2.根據權利要求1所述的數據存儲器，其特徵是所述存儲器單元是在能夠不被損壞的情況下讀出的存儲器單元，和在每種情況下多個列線(例如BL
-BL[7/0])種的每一個都被指定給位於每個存儲體(例如BK
)處的相應列驅動設備，在每種情況下，一個列選擇開關(例如SS
-SS[7/0])被插入到每個列和相關讀出放大器之間。
3.根據權利要求2所述的數據存儲器，其特徵是其中的每一個都被指定給一個讀出放大器(例如LV
)的一定數量的列線(例如BL
-BL[7/0])被安排成一行，該行在所述矩陣行方向上延伸並不長於一個矩陣行的長度，和所有的讀出放大器(LV
-LV[3])沿著所述堆棧的邊緣彼此相互靠近地安排。
4.根據權利要求2或3所述的數據存儲器，其特徵是所述存儲器單元是磁致電阻存儲器單元(MZ)。
5.根據在前權利要求當中任一個所述的數據存儲器，其特徵是在所述堆棧中的相鄰存儲體(BK)中的每一個都被指定給同一個矩陣行線(WL)或列線(BL)，所述矩陣行線(WL)的平面(E1、E3、E5)交替利用所述堆棧中所述列線(BL)的平面(E2、E4)。
全文摘要
在具有多個存儲體的存儲器中,每個存儲體包含多個存儲器單元,所述存儲器單元形成具有各指定矩陣行線(WL)或列線(BL)的行和列的矩陣形排列,所述存儲體以它們平行於所述矩陣行並在該處被定位有被連接到相應列驅動設備(LV、SS)上的所述列線端子的邊緣位於沿所述矩陣行方向延伸並與所述列方向基本垂直的公共平面中的方式空間地一個位於一個頂上地安排成一個堆棧。所有存儲體(BK)的所述列驅動設備(LV、SS)在或者靠近所述存儲體堆棧的前述邊緣上的所述列方向上彼此直接相鄰地安排成一個存儲體。所述存儲體(BK)最好包含能夠在不被損壞的情況下讀出的存儲器單元,在每種情況下,多個列線(例如BL
－BL[7/0])中的每一個都被指定給每個存儲體(例如BK
)列驅動設備(LV、SS)中的一個公共讀出放大器(LV
)。
文檔編號G11C11/401GK1353460SQ0114277
公開日2002年6月12日 申請日期2001年11月2日 優先權日2000年11月3日
發明者H·霍恩格斯奇米德, G·米勒 申請人:因芬尼昂技術股份公司