半導體存儲裝置以及用於製造該半導體存儲裝置的方法

2023-05-06 02:47:46 2

專利名稱：：半導體存儲裝置以及用於製造該半導體存儲裝置的方法
技術領域：
：本發明的實施例大致上系關於半導體存儲裝置。具體而言，本發明的實施例是關於製造用於半導體存儲裝置中以柵極側式晶閘管為基礎的隨機存取存儲器(gatedlateralthyristor—basedrandomaccessmemory;以下簡稱GLTRAM)裝置，以及實作此禾中GLTRAM的存儲器單元結構及存儲裝置。
背景技術：
：集成電路存儲器系包含靜態隨機存取存儲器(SRAM)。許多SRAM單元結構系利用6電晶體(6-transistor)及4電晶體(4-transistor)存儲器單元來實現。這些被利用在許多SRAM單元的實現上的與此種6電晶體及4電晶體存儲器單元(用於SRAM單元的許多實作中)相關聯的大的布局區域(layoutarea)限制了高密度SRAM的設計。考慮到這些缺陷，一直有在試圖去建立以晶閘管為基礎的存儲器單元來減小與傳統存儲器單元相關聯的布局區域，以及提供具有簡單布局的以晶閘管為基礎的存儲器單元。晶閘管係為一種雙穩態(bi-stable)的三端子裝置，其系由四層結構所構成，該四層結構系包含由P型陽極區域、N型基極、P型基極、以及N型陰極區域所配置的PNPN組構。PN接面系分別形成於P型陽極區域與N型基極之間、N型基極與P型基極之間、以及P型基極與N型陰極區域之間。接觸件(contact)製造於該P型陽極區域、該N型陰極區域以及耦接於柵極電極的該P型基極。圖1為電路圖100，用以揭示包含TRAM單元110的傳統TRAM單元陣列。如圖l所示，TRAM單元由字符線120，130、位線150、與NM0S存取電晶體170串接的薄電容耦合型晶閘管(ThinC即acitively-CoupledThyristor;以下簡稱TCCT)裝置160。該TCCT裝置提供主動儲存組件，該主動儲存組件包括晶閘管以及耦接於該晶閘管的柵極的電容器。該NM0S存取電晶體系耦接於TCCT裝置160的陰極節點146與該位線150之間。TCCT裝置160的陽極節點148則被固接在正極偏壓。該TCCT裝置160呈現出雙穩態電流_對_電壓(I-V)特性。該雙穩態電流_對_電壓(I-V)特性會因on/off兩種狀態之間的電流比超過1乂105而致使邏輯1(1)與邏輯O(O)的數據狀態之間產生過寬的讀取邊限(readmargin)。該雙穩態電流-對-電壓(I_V)特性會因位於邏輯1(1)資料狀態而產生較佳的讀取電流，使TCCT裝置160處在順向二極體模式中而產生較高的電流。因為該T-RAM單元110的保存能力容易因難以控制的NMOS存取電晶體170的漏電流而受到損害，故該TRAM單元110可能難以維持良好的保存能力並且會干擾特性。圖2圖為電路圖200，用以揭示包含DRAM單元210，270的傳統TCCT-DRAM單元陣列。相較於通常包含MOSFET裝置與電容器的傳統DRAM單元，該TCCT-DRAM單元210系由單一的TCCT裝置260以及包含寫入致能線230、字符線240、位線250的三條控制線所組成。該TCCT裝置260系由晶閘管(圖2未標示)所組成，該晶閘管包含連接於該位線250的陽極節點248、連接於該字符線240的陰極節點246及在該晶閘管的P型基極區域之上直接連接於柵極線(gateline)的柵極電容器，該柵極線作用為該致能線230。TCCT-DRAM單元系7使用基本的讀取/寫入操作來操作，該讀取/寫入操作包含備用模式(standbymode)、寫入邏輯l(l)操作、寫入邏輯0(0)操作以及讀取操作。在備用模式中，位線250及字符線240兩者皆位於Vdd以及藉由該晶閘管的P型基極區域的充電狀態來保持已儲存的單元資料。該字符線240作用為在TCCT-DRAM單元內的字符線，並致動(activate)沿著該寫入致能線230連接的該TCCT單元。在寫入邏輯1(1)操作期間，當該字符線240保持在接地位準時會使該寫入致能線產生脈衝，進而觸發該TCCT裝置260進行鎖存(latch)。除了對該位線250所施加的電壓被保持在低位準之外，該寫入邏輯O(O)操作的偏壓方案(biasscheme)如同邏輯l(l)寫入操作，使得該寫入致能線230的脈衝將TCCT裝置260切換成其阻擋狀態(blockingstate)。在讀取操作期間，該字符線240系保持於低位準，而該電壓中的改變或該位線250的電流系被讀入感測放大器(senseamplifier)中。雖然該TCCT-DRAM單元210不需要存取電晶體，但該TCCT-DRAM單元210的操作仍會遇到諸如在寫入O操作期間的電荷漏失(chargeloss)的幹擾問題。舉例而言，當選擇一個TCCT-DRAM單元210用於寫入0操作時，在該位線250上的偏壓位準必須減少接地，以避免未選擇的TCCT-TRAM單元270輪流透過該位線250產生電荷漏失。因此，需要能解決上述問題的存儲裝置與存儲器單元結構，以及用以製造這些存儲裝置與存儲器單元結構的方法。
發明內容根據一個實施例，本發明系提供一種用於製造半導體存儲裝置的方法。提供半導體基板，包含具有第一導電類型的第一阱區、具有該第一導電類型的第二阱區、覆於該第一阱區之上的第一柵極結構以及覆於該第二阱區之上的第二柵極結構。絕緣材料層系共形地(conformally)沉積而覆於該半導體基板的暴露部分上。感光材料(photosensitivematerial)系設置在該絕緣材料層的一部分上方，該絕緣材料層的該一部分覆於該第二阱區的一部分上。該感光材料暴露出部分的該絕緣材料層。該絕緣材料層的該暴露部分系被非等向性蝕刻以提供鄰接該第二柵極結構的第一側壁的側壁間隔物(sidewallspacer)，以及覆於該第二柵極結構的一部分上且鄰接該第二柵極結構的第二側壁的所形成的絕緣間隔物區塊。漏極區域及源極/基極區域系形成在該半導體基板中鄰接該第一柵極結構，以及陰極區域系形成在該半導體基板中鄰接該第二柵極結構。該漏極區域、該源極/基極區域以及陰極區域具有第二導電類型。該第一導電類型的陽極區域系鄰接在該源極/基極區域的一部分中的第二柵極結構而形成。本發明可藉由參考實施方式及申請專利範圍並一併考量以下的圖式而取得更完整的理解，其中圖1為揭示傳統以晶閘管為基礎的隨機存取存儲器(Thyristor-basedRandomAccessMemory;TRAM)單元陣列的電路圖；圖2為揭示傳統薄電容耦合型晶閘管(ThinCapacitively-CoupledThyristor;TCCT)DRAM單元陣列的電路圖3為能用於本發明的實施例的存儲器系統的方塊圖；圖4為揭示依據本發明的實施例的存儲器單元陣列的電路圖；圖5至圖11為揭示依據本發明的不同實施例所用以製造存儲器單元的方法步驟的剖面圖；圖5、圖6、圖12至圖14、圖11為揭示依據本發明的替換實施例所用以製造存儲器單元的方法步驟的剖面圖；圖15為揭示依據本發明的實施例於存儲器單元操作期間而施加於字符線的電壓的時序圖。具體實施例方式下列的實施方式在本質上僅作為例示之用，而並不是為了限制本發明或本發明的應用及用途。該術語"例示(exemplary)"在這裡意指"作為為範例、實例或圖例"。在此描述作為"例示"的任何實施例並非必然被視為相對於其它實施例的較佳或有利者。以下描述的所有實作(implementation)為例示實作以提供熟悉該項
技術領域：
者能夠據以製造或使用該發明，並且不意欲限制由本發明的申請專利範圍所定義的本發明的範疇。此外，並不打算受先前的
技術領域：
、先前技術、
發明內容或接下來的實施方式中所呈現的任何明確的或隱含的理論所限制。為了簡潔起見，與電晶體設計及製造、存儲裝置的控制、存儲器單元程序化、存儲器單元抹除、及該裝置及系統(及該裝置及系統的個別操作組件)的其它功能性態樣相關的傳統技術，在此將不會詳細的描述。再者，此處所包含的不同圖式中所揭示的連接線是為了代表不同組件之間的例示功能性關係及/或實體耦接。應注意的是，本發明的實施例中可呈現許多替換或額外的功能性關係或實體連接。接下來的描述系與"被連接(connected)"或"被耦接(coupled)"在一起的組件或節點或特徵(feature)有關。如此處所使用者，除非明確表明，否則，"被連接"意指一個組件、節點或特徵被直接地接合(joint)於(或直接地連通(communicatewith))另一個組件、節點或特徵。同樣地，除非明確指明，否則，"被耦接"意指一個組件、節點或特徵被直接地或間接地接合於(或直接地或間接地連通)另一個組件、節點或特徵。在說明書與申請專利範圍中，諸如"第一"、"第二"、"第三"、"第四"(若有的話)的數字序號可被用來區別相似的組件，但非必要為用來描述特定連續的或依時間前後排列的順序。可理解的是，該些序號的術語系可相互替換使用。在適當的情況下，除了圖式或其它的描述外，於此處所描述的本發明的實施例系能連續製造或操作。此夕卜，術語"包括(comprise)"、"包含(include)"、"具有(have)"及其任何變化系意欲涵蓋非專有包含(non-exclusiveinclusions)的含意，使得包含組件清單的程序、方法、對象或裝置並非必要受限於這些組件，但可包含其它未明確列出或此種程序、方法、對象或裝置固有的其它組件。圖3為能用於本發明的實施例的存儲器系統340的方塊圖。該存儲器系統340系例示實施例的簡化表示，而實際的系統340也可包含未揭示於圖3中的傳統組件、邏輯、組件、及功能性。該存儲器系統340能執行包含關於存儲器陣列342的寫入1(1)、讀取1(1)、寫入0(0)、及讀取0(0)的操作。該存儲器系統340包含該存儲器陣列342，包括字符線及位線通常配置成列(row)與行(column)的存儲器單元；列及行解碼器344，348;以及感測放大器電路346。該存儲器陣列342包含複數個存儲器單元300。每一個存儲器單元系以列地址與行地址標出。就特定存儲器單元而言，特定的字符線藉由允許或避免於特定位線上載送的訊號(以邏輯"0"或邏輯"1"表示)被寫入儲存組件或從儲存組件讀取，而控制對其特定儲存組件的存取。因此，每一個存儲器單元100能夠將一個資料位儲存為邏輯"O"或邏輯"1"。該存儲器陣列342的位線能被連接至該感測放大器電路346，同時其字符線能被連接至列解碼器344。透過地址/控制線361將地址及控制訊號系輸入至該存儲器系統340。該地址/控制線361被連接至該行解碼器348、感測放大器電路346、及列解碼器344。除此之外，該地址/控制線361被用來獲得對存儲器陣列342的讀取或寫入存取。該行解碼器348經由在行選擇線362上的控制及行選擇訊號而被連接至該感測放大器電路346。該感測放大器電路346接收預定用於該存儲器陣列342的輸入資料以及透過輸入/輸出(I/O)資料線363輸出從存儲器陣列342所讀取的資料。藉由致動字符線(經由列解碼器344)而從該存儲器陣列342的單元讀取資料，該字符線將相對於該字符線的所有存儲器單元耦接至定義該陣列的行的個別的位線360。也致動一條或多條位線。當特定的字符線與位線被致動時，因而選擇一個位或多個位，被連接至位線的該感測放大器電路346藉由量測介於該已致動的位線及參考線之間的電位差以偵測及放大為被選擇的位的資料。圖4為揭示依據本發明的實施例的存儲器單元陣列的電路圖。在一個實施例中，該陣列存儲器400能實作為如圖3所示的存儲器系統340的存儲器陣列342的一部分。在圖4中，該陣列400系揭示為包含是相同構造且以兩列及兩行組構的4個存儲器單元的區塊。雖然在圖4中所揭示的陣列僅具有4個存儲器單元，但熟悉該項
技術領域：
者將會了解到在許多的實際實作上(諸如TRAM、SRAM、DRAM集成電路或NAND或N0R型的快閃記憶體)，存儲器陣列400能夠包含數以千計或更多的此種存儲器單元。接下來的描述中，將描述其中一個存儲器單元(即存儲器單元410)，即使圖4中尚有3個其它存儲器單元，但它們每一個皆包括與該存儲器單元410相同的結構。該存儲器單元410包括GLT裝置460以及M0SFET存取電晶體470。複數條控制線系用來操作包含有第一字符線420、第二字符線430、第三字符線440、及位線450的存儲器單元410。該M0SFET存取電晶體470能夠包括畫0S存取電晶體或PM0S存取電晶體，視實作而定。此外，雖然術語"MOSFET"意指具有金屬柵極電極及氧化物柵極絕緣體的裝置較為適當，但全文中該術語將意指包含依序位於半導體基板(矽或其它半導體材料)上方的柵極絕緣體、位於該柵極絕緣體(氧化或其它絕緣體)上方的導電柵極電極(金屬或其它導電材料)的任何半導體裝置。在圖4中，GLT裝置系以組件符號460來表示。雖然未顯示，但應了解到，該GLT裝置460包括晶閘管(未圖標)以及被連接至該晶閘管的金屬氧化矽(MetalOxideSilicon;MOS)電容器(未圖標)，如圖ll所示。一般而言，該晶閘管為雙穩態的三端子裝置，其包括柵極電極465、陽極區域462、陰極區域464、及設置於該陽極區域462與該陰極區域464之間的一對基極區域(未圖標)。接觸件(contact)的製造方式包括於該陽極區域462建10立陽極端子、於該陰極區域464建立陰極端子、以及於該柵極電極465建立柵極端子。PN或NP接面系分別形成於該陽極區域462與其中一個基極區域之間、該一對基極區域之間、及另一個基極區域與陰極區域464之間。在圖4中的組件符號460所表示的GLT裝置460中，該M0S電容器(未圖標)被連接至該晶閘管(未圖標)的其中一個基極區域。在該存儲器單元410的一個例示實施例中(以下將以圖5至圖ll來描述)，該MOSFET存取電晶體470包括NMOS存取電晶體，而該GLT裝置460包括耦接至MOS電容器(圖4中未標記)的PNPN晶閘管(圖4中未標記)。該PNPN晶閘管包含柵極電極465、P型陽極區域462、N型基極區域(未圖標)、P型基極區域(未圖標)、及N型陰極區域464所配置的PNPN組構，其中該N型基極區域與該P型基極區域系側向地設置於P型陽極區域462與N型陰極區域464之間。如上述，該接觸件製造於該陽極區域462、該陰極區域464、以及該柵極電極465。一PN接面系形成在P型陽極區域462與N型基極區域之間、另一PN接面系形成在該N型基極區域與該P型基極區域之間、及又一PN接面系形成在該P型基極區域與該N型陰極區域464之間。在這些實施例中，該P型陽極區域/N型基極區域與該P型基極區域/N型陰極區域作用為雙極性裝置(bipolardevice)。該GLT裝置460的M0S電容器包含柵極電極465、該P型基極區域、及設置於該柵極電極465與該P型基極區域之間的柵極絕緣體層。該柵絕緣體層作為電容器介電質(capacitordielectric)。該N型基極區域與該P型基極區域系彼此鄰接。該M0S電容器系連接至該晶閘管的該P基區域。在其它替代的例示實施例中，該MOSFET存取電晶體470包括PM0S存取電晶體，而該GLT裝置460包括被耦接至M0S電容器的晶閘管。在這個替代的實施例中，該晶閘管包括以NPNP組構配置的雙極性裝置，且該M0S電容器系連接至該雙極性裝置的N基區域。該M0SFET存取電晶體470包括在節點448處被耦接至位於該GLT裝置460的陽極端子462的源極區域474、在節點444處被耦接至位於該位線450的漏極區域472、及在節點441處被耦接至位於該第一字符線420的柵極電極475。圖5至圖11為揭示依據本發明的不同實施例所用以製造存儲器單元的方法步驟的剖面圖。熟悉該項
技術領域：
者應了解到的是，存儲器單元500極可能是被互連在集成電路中的海量存儲器單元中的其中一者。在一個實施例中，該存儲器單元500能實作為如圖4中所揭示的存儲器陣列400內的其中一個存儲器單元。在以下所描述的圖標實施例中，該例示存儲器單元500包括N信道MOS(NMOS)存取電晶體510以及包括被耦接至MOS電容器的PNPN晶閘管的GLT裝置520。然而，如同以下將說明者，類似的方法步驟可被用來製造另一存儲器單元，其包括P信道M0S(PM0S)存取電晶體以及包括被耦接至M0S電容器的NPNP晶閘管的GLT裝置。在製造存儲器單元的各種步驟中，MOS電晶體與門流體系為習知技術，故為了簡潔起見，許多傳統的步驟在此將只會簡要提及或完全省略，而將不會提供該習知技術詳細的流程。如以上所述，在此處使用的術語"M0S電晶體"系以非限制的方式來解釋，且意指包含依序位於半導體基板上方的柵極絕緣體、位於該柵極絕緣體上方的導電柵極電極的任何半導體裝置。在圖5中所揭示該結構的步驟中，由於在製造存儲器單元500中的初始步驟為傳統的，因此將不會揭示以及詳細描述該些初始步驟。該製造首先提供半導體結構或基板505，在該半導體結構或基板505中及上製造存儲器單元500。該半導體基板505能夠為塊11狀(bulk)半導體或絕緣體上覆半導體(semiconductor-on-insulator;以下簡稱SOI)基板。依據本發明揭示於圖5中的實施例中，該半導體基板505系揭示為(SOI)結構505，其包括至少一個半導體材料薄層540被設置於埋設氧化物絕緣層530上或上方，依序被運送晶圓(carrierwafer)或基板525所支撐，使得該埋設氧化物絕緣層530被設置於該運送晶圓525與該半導體層540之間。那些熟悉半導體
技術領域：
者應了解到，該半導體層540可為矽層、鍺層、砷化鎵(galliumarsenide)層、或其它半導體材料。在一個實施例中，該半導體層540包括在該埋設氧化絕緣層530上的薄單晶矽層。薄單晶矽層可為具有(100)表面晶向(crystalorientation)的矽基板。該薄矽層較佳的電阻值至少約每平方1至35歐姆(0hms)。如此處所使用的術語"矽層"將用來涵蓋極純的矽材料或典型地用在該半導體工業中的輕雜質濃度摻雜(lightlyimpurity-doped)的單晶矽材料，其可為矽混合少量的其它元素，諸如鍺、碳，或其它類似的摻雜元素，諸如硼、磷、砷，以形成大致上單晶化的半導體材料。在一個實施例中，該埋設氧化物絕緣層530可例如為二氧化矽層，其較佳厚度可大約為50至200nm。視需要的保護氧化物層560可被沉積在半導體層540上方，以使該半導體層540免於受到損害以及有助於在接下來的注入(implantation)步驟期間控制注入深度(implantationd印th)。在一個實施例中，該保護氧化物層560可例如為二氧化矽層，其較佳厚度可大約為10至20nm。如圖6所示，該半導體層540的至少一部分的表面可根據M0S電晶體510的導電類型來雜質摻雜N型導電率決定雜質(conductivitydeterminingimpurities)或P型導電率決定雜質。在圖6中所示的電晶體的NM0S實施例中，該半導體層540系摻入P型導電率決定雜質，以在該半導體層540中建立P阱區域532，534。雜質摻雜可以例如藉由該注入及接下來的熱退火(thermalannealing)摻雜離子(諸如硼)來進行。在PM0S的實施例中(圖6未揭示)，該半導體層可被摻入N型導電率決定雜質，以在該半導體層540中建立N阱區域(未圖標)。雜質摻雜可以例如藉由該注入及接下來的熱退火摻雜離子(諸如磷及砷)來進行。—旦形成該P型阱區532,534，部分的該保護氧化物層560將可選擇性地被移除，及溝槽(trench)能夠被蝕刻至該半導體層540用於在相鄰存儲器單元之間形成介電隔離(dielectricisolating)區域。舉例而言，該存儲器單元500藉由介電隔離區域(未圖標)可與其它的存儲器單元(未圖標)電性地隔離，該介電隔離區域較佳可為淺溝槽隔離(shallowtrenchisolation;以下簡稱STI)區域。在習知的技術中，有許多製程可用來形成STI區域，因此無須詳細描述該製程。通常，STI包含被蝕刻至該半導體層540的淺溝槽，接著在該淺溝槽內填充絕緣材料。於該溝槽填充絕緣材料(諸如氧化物)之後，其表面通常需要平坦化(planarized)，例如藉由化學機械研磨法(chemicalmechanicalplanarization;CMP)。柵極絕緣材料562的層系形成在雜質摻雜(imputity-doped)區域的表面以與門極電極566,574系分別覆於該柵極絕緣材料562及雜質摻雜的P阱區域532,534上而形成。該柵極絕緣材料562的層可為熱成長(thermallygrown)二氧化矽或沉積的絕緣體(諸如氧化矽、氮化矽)、或具有相較於高介電係數(k)的二氧化矽的高介電係數(k)絕緣體材料。"高-k介電係數"材料的例子可包含鉿(hafnium;Hf)、矽酸鋯(zirconiumsilicates;ZrSi)、及其氧化物，包含但不限於二氧化鉿(Hf02)、矽酸鉿氧化合物(HfSiO)、或類似氧化物。所沉積的絕緣體可藉由例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強型化學氣相沉積(PECVD)、原子層沉積(ALD)等方式來沉積。該已沉積的柵極絕緣體層562較佳地具有厚度大約為1至10nm，然而實際的厚度可基於電路的實作來決定。柵極電極566,574較佳地系藉由沉積、圖案化(patterning)、及蝕刻金屬層或多晶矽(polycrystallinesilicon)層(較佳為未摻雜的多晶矽層)所形成。該柵極電極566，574系形成在該半導體層540中的該P阱區域532，534上方，且一般具有約100至300nm的厚度。該多晶矽可以例如藉由在化學氣相沉積(CVD)的反應(諸如低壓化學氣相沉積(LPCVD))中矽烷(SiH4)的減少而被沉積。在該柵極電極566,574已形成之後，掩模層(未圖標)可視需要地(optionally)形成在該柵極電極574上方，以及該P阱區域532的至少一個表面部分可用N型導電率決定雜質來雜質摻雜，以在鄰接該柵極絕緣層562的該半導體層540中建立輕濃度摻雜延伸區域544,548。雜質摻雜可以例如藉由該注入及接下來的熱退火(thermalannealing)摻雜離子(諸如二氟化硼(BF2))來進行。根據一個實施例，該方法依照圖7至圖11繼續。根據該方法的另一實施例則依照圖12至圖14及圖11繼續。如圖7所示，絕緣材料569的覆蓋(blanket)層(諸如氧化矽及/或氮化矽的介電層)系共形地沉積而覆於該柵極電極566，574及包含輕濃度摻雜延伸區域544，548的該半導體層540的暴露部分上。然後，感光材料層(諸如光阻劑(photoresist))被提供於該絕緣材料569的覆蓋層上方，且被圖案化以留下剩餘部分575並暴露出該覆蓋絕緣層569的被選擇部分。然後，例如藉由反應式離子蝕刻(reactiveionetching;RIE)將該覆蓋絕緣層569的暴露部分非等向性蝕刻(蝕刻劑以箭頭595表示)。氧化矽及氮化矽可在例如三氟甲烷(CHF》、四氟化碳(CF》、或六氟化硫(SF6)等化學作用中被蝕刻。如圖8所示，絕緣材料569的覆蓋層被非等向性蝕刻，以在柵極電極566的側璧上形成側壁間隔物564，以及在柵極電極574的側璧上形成側壁間隔物572及絕緣間隔物區塊570。該絕緣間隔物區塊570覆於該半導體層540的一部分、柵極電極574的一部分和柵極電極574的側壁上。然後，在注入之後，移除該感光材料的剩餘部分575。如圖9所示，掩模材料層586，588(諸如光阻層)系接著被提供於該柵極電極566,574上方。該掩模材料層接著被圖案化以提供暴露出半導體層540的區域的離子注入掩模，該等區域系對應於漏極區域542、源極/基極區域550、及陰極區域558的最終位置。該漏極區域542、該源極/基極區域550、及該陰極區域558的注入以箭頭596表示。在此例示實施例中，將注入N型導電率決定離子(諸如磷或砷)。在替代的實施例中，P型導電率決定離子(諸如硼)將被注入該半導體層的暴露區域。然後，移除該掩模材料層586，588。如圖10所示，在圖9所示的注入步驟之後，離子注入掩模584，585系設置在該裝置500上方，暴露出該源極/基極區域550的窄的部分，並且覆蓋該裝置500的剩餘部分，該剩餘部分包含NM0S電晶體結構510與該晶閘管裝置520的一部分。離子注入掩模584，585可包括光阻圖案層，該光阻圖案層包含開口，該開口系對應於該源極/基極區域550的窄的部分。在圖10中，P型導電率決定離子系以箭頭597表示，且使用高能量離子束注入該源極/基極區域550的窄的部分，以形成該GLT裝置520的P型陽極區域552。該P型陽極區域552的形成系將該源極/基極區域550分割成二個部分該存取電晶體510的N型源極接面550，以及該GLT裝置520的N型基極區域554。該P型陽極區域552系設置於該存取電晶體510的N型源極接面550與該GLT裝置520的N型基極區域554之間。如圖11所示，藉由將該存儲器單元500曝露在高溫控制期間而執行快速熱退火(rapidthermalanneal;以下簡稱RTA)步驟。該RTA步驟電性地活化了在該輕濃度摻雜延伸區域544，548、該N型漏極區域542、該N型源極區域550、該P型陽極區域552、該N型基極區域554、以及該N型陰極區域558中的離子，以使注入該些區域的摻雜離子朝側向擴散。矽化物區域559接著可被形成在該N型漏極區域542、該柵極電極566，574、該N型陰極區域558、該N型源極區域550、及該P型陽極區域552的暴露區域的表面上。該矽化物區域559系提供用來電性耦接接觸件於該些區域的機構，該些接觸件包含單一接觸件以接觸該存取電晶體510的N型源極區域550與該GLT裝置520的P型陽極區域552。圖5，6和圖12至圖14為揭示依據本發明的替代實施例存儲器單元500和其製造的替代方法步驟的剖面圖。在圖12至圖14所揭示的例示實施例中，在注入圖6所示的該輕濃度摻雜延伸區域544,548之後及形成側壁間隔物564,572與絕緣間隔物區塊570之前，能將該N型漏極區域542、該N型源極/基極區域550、以及該N型陰極區域558注入。如圖12所示，然後，將該掩模材料層586，588(可例如為光阻劑)提供於該柵極電極566，574上方。該掩模材料層系被圖案化以形成離子注入掩模586，588，暴露出該半導體層540的區域，該等區域系對應於該漏極區域542、該源極/基極區域550、及該陰極區域558的最終位置。該漏極區域542、該源極/基極區域550、及該陰極區域558的注入以箭頭602表示。在此例示實施例中，將注入N型導電率決定離子(諸如磷或砷)。在替代的實施例中，P型導電率決定離子(諸如硼)將被注入該半導體層的暴露區域。然後，移除該掩模材料層586，588。如圖13所示，絕緣材料569的覆蓋層(諸如氧化矽及/或氮化矽的介電層)系共形地沉積而覆於該柵極電極566，574及包含在該半導體層540中的輕濃度摻雜延伸區域544，548、該N型源極/基極區域550、該N型漏極區域542、以及該N型陰極區域558的該半導體層540的暴露部分上。然後，感光材料層(諸如光阻劑(photoresist))系被提供於該覆蓋絕緣層569上方，且被圖案化以留下剩餘部分575並暴露出該覆蓋絕緣層569的被選擇部分。然後，例如藉由反應式離子蝕刻(reactiveionetching;RIE)，將該覆蓋絕緣層569的暴露部分非等向性蝕刻(蝕刻劑以圖13中的箭頭604所表示)。氧化矽及氮化矽可在例如三氟甲烷(CHF》、四氟化碳(CF》、或六氟化硫(SF6)等化學作用中被蝕刻。如圖14所示，絕緣材料569的覆蓋層系被非等向性蝕刻，以在柵極電極566的側璧上形成側壁間隔物564，以及在柵極電極574的側璧上形成側壁間隔物572及絕緣間隔物區塊570。該絕緣間隔物區塊570覆於該源極/基極區域550的一部分、柵極電極574的部分、以及該柵極電極574的側壁上。然後，移除該感光材料的剩餘部分575。離子注入掩模584,585系設置於該裝置500上方，暴露出該源極/基極區域550的窄的部分，以及覆蓋該裝置500的剩餘部分，該剩餘部分包含NMOS電晶體結構510與該晶閘管裝置520的一部分。在圖14中，P型導電率決定離子系以箭頭597表示，且使用高能量離子束注入該源極/基極區域550的窄的部分，以形成該GLT裝置520的P型陽極區域552。該P型陽極區域552的形成系將該源極/基極區域550分割成二個部分該存取電晶體510的N型源極接面550，以及該GLT裝置520的N型基極區域554。該P型陽極區域552系設置於該存取電晶體510的N型源極區域550與該GLT裝置520的N型基極區域554之間。然後如上參考圖11所述而執行進一步處理。圖11中所示的存儲器單元500可由習知的步驟(未揭示)所完成，諸如沉積介電材料層、蝕刻穿透該介電材料層的開口、以及形成延伸穿透該開口以電性接觸該N型漏極區域542、該N型陰極區域558、該N型源極區域550、及該P型陽極區域550與該P型陽極區域552、及/或該柵極結構的金屬噴敷(metallization)。舉例而言，能形成互連(interco皿ect)金屬噴敷層，用以連接字符線至該N型陰極區域558、用以接觸被耦接至字符線的該柵極電極566，574以及用以連接位線至該N型漏極區域542。更多的層間介電材料層、額外的互連金屬噴敷層等等也可被提供及圖案化以實現所實作的集成電路的適當電路功能。因此，如圖11所示，該存儲器單元500包括該NM0S存取電晶體510以及鄰接半導體層540上的該NM0S存取電晶體510而製造的該GLT裝置520。該GLT裝置520包括被耦接至M0S電容534，568，574的側面式PNPN晶閘管。該側面式PNPN晶閘管包括交替的P型與N型材料，包含P型陽極區域552、N型基極區域554、P型基極區域534和N型陰極區域558，其中，該基極區域534，554系側向地設置於該P型陽極區域552與該N型陰極區域558之間。該NM0S存取電晶體510的該N型源極區域550系被耦接至該GLT裝置520的P型陽極區域552。耦接該N型源極區域550與P型陽極區域552可避免該GLT裝置520，例如，在備用模式期間經由漏電流損耗電荷。該NM0S存取電晶體510的該N型源極區域550阻擋電荷自該GLT裝置520的P型陽極區域552洩漏，因為該存取電晶體系處於截止狀態(offstate)。一PN接面(J》系形成於該P型陽極區域552與該N型基極區域554之間，另一PN接面(J2)系形成於該N型基極區域554與該P型基極區域534之間，又一PN接面(J3)系形成於該P型基極區域534與該N型陰極區域558之間。在這些實施例中，該P型陽極區域/N型基極區域552,554與該P型基極區域/N型陰極區域534,558作用為雙極性裝置。該GLT裝置520的該M0S電容器534568，574包含柵極電極574、該P型基極區域534、和被設置於該柵電極574與該P型基極區域534之間的柵極絕緣體層568。該柵極絕緣體層568作為電容器介電質。該N型基極區域554與該P型基極區域534系相互鄰接。當該P型陽極區域552系相對於該N型陰極區域558而處於正電位(+VA)時(該柵極電極574處沒有施加電壓)，則接面衛與J3為順向偏壓，同時接面J2為逆向偏壓。由於該接面J2為逆向偏壓，故無傳導產生(截止狀態)。若施加於該P型陽極區域552的正電位(+VA)增加超過該晶閘管的崩潰電壓(breakdownvoltage)(VBK)時，會發生接面J2的累增崩潰(avalanchebreakdown)，使該晶閘管開始傳導(導通狀態)。若相對於該N型陰極區域558在該柵電極574處施加正電位(Ve)時，該接面衛的崩潰會在較低數值的正電位(+VA)發生。藉由選擇適當的Ve值，能立刻將該晶閘管切換成導通狀態。M0S電容器534，568，574系電容耦合至該晶閘管的P基區域534，並保持電荷來控制該晶閘管的P基區域534的電位。該P基區域534的電壓位準決定是否觸發該N型基極區域554、該P型基極區域534、及該N型陰極區域558的NPN雙極性作用。在替代的例示實施例中，該M0SFET存取電晶體510包括PM0S存取電晶體，以及該GLT裝置520包括與MOS電容配置成NPNP結構的晶閘管且有MOS電容器被連接至該晶閘管的N基。如圖4和圖11所示，該MOSFET存取電晶體510包括被耦接至該GLT裝置520的陽極區域的源極區域548/550、被耦接至位線450的漏極區域542/544、以及被耦接至第一字符線420的柵極電極566。如以下將參照圖15並繼續參照圖4和圖11而敘述者，存儲器單元500系使用複數條控制線來操作，該等控制線包含該第一字符線420、被耦接至該GLT裝置520的該柵極電極574的第二字符線430、被連接至該GLT裝置520的該陰極558的第三字符線、以及該位線450。除了別的功能，此存儲器單元500的配置防止已儲存的電荷在寫入操作期間被放電，如以下將參照圖15而描述者。圖15為揭示依據本發明的實施例於存儲器單元400操作期間施加於存儲器單元400的字符線420,430,440的電壓波形1510,1520,1530的時序圖。圖15將配合參考圖4和圖ll來描述。圖4和圖11所揭示的該存儲器單元400可操作在任一不同的模式，包含備用模式1580、寫入1(1)模式1590、讀取1(1)模式1592、寫入0(0)模式1594和讀取0(0)模式1596。當該第一字符線420被活化時，施加至該第一字符線420的電壓波形1510從低位準(例如接地或0.0伏特)轉換成高位準(例如等於1.2伏特的Vdd)。當該第二字符線430在寫入1(1)模式1590期間所發生的寫入1(1)操作期間內被活化或當該第二字符線430在寫入O(O)模式1594期間所發生的寫入0(0)操作期間內被活化時，被施加至該第二字符線430的電壓波形1520從低位準(例如-l.5伏特)轉換成高位準(例如0.0伏特)。當該第三字符線440被活化時，被施加至該第三字符線440的電壓波形1530從高位準(例如等於1.2伏特的Vdd)轉換成低位準(例如接地或0.0伏特)。施加至該位線450的電壓波形1540會根據該操作模式而在高位準(例如等於1.2伏特的Vdd)與低位準(例如接地或O.O伏特)的間進行轉換。在備用模式1580中，該第三字符線440被保持在高電位(Vdd)，而負偏壓被施加在該第二字符線430及該位線450，且該第一字符線420被保持在低電壓。在一個例示實施例中，該高電壓值(Vdd)可介於0.5伏特至3.0伏特之間，而該負偏壓值可介於-1伏特至_3伏特之間。在任一寫入操作期間，系藉由施加高電壓(Vdd)至該第一字符線420及施加低電壓至該第三字符線440而活化該存儲器單元400，以"導通"該存儲器單元400的該NMOS存取電晶體510。當第三字符線440相較於該GLT裝置520的該陽極區域552系處於低電壓時，該GLT裝置520中將無電流流動直到電壓脈衝1522(例如0.O伏特)被施加至該第二字符線430為止。因此，當電壓脈衝1522被施加至該第二字符線430且第三字符線440相較於該GLT裝置520的該陽極區域552系處於低電壓時，電流在該GLT裝置520裡流動。就寫入1(1)模式1590期間所發生的該寫入1(1)操作而言，高電位(Vdd)被施加至該位線450。就寫入0(0)模式1594期間所發生的該寫入0(0)操作而言，低電壓(例如介於0伏特至0.5伏特之間)被施加至該位線450。該存儲器單元400可藉由以下方式被選擇藉由施加高電壓(Vdd)至該第一字符線420與施加低電壓至該第三字符線440(或將該第三字符線440接地)，以"導通"該存儲器單元400的NMOS存取電晶體510。為了在讀取1(1)模式1592中讀取該存儲器單元400，16該位線450被預先充電(pre-charged)至接地位準(0.0伏特)。若被預先充電的該位線450的位準被充電(chargedup)，則該感測放大器電路識別數據"1"正被讀取。為了在讀取0(0)模式1596中讀取該存儲器單元400，該位線450被預先充電(pre-charged)至接地位準(0.0伏特)。若被預先充電的該位線450的位準尚未改變，則該感測放大器電路識別數據"O"正被讀取。雖然在先前的描述中已呈現至少一個範例實施例，然而應體會到的是，尚存在不計其數的變化。應體會到的是，此處所描述的例示實施例或實施例等並不是為了在任何程度上限制本發明的範疇、利用性、組構。反而，先前的詳細描述將提供方便的指南(roadm即)給本領域中的熟習技藝者，以用於該描述的實施例或實施例等。應了解到的是，可在不超出本發明的範疇的情況下，對組件的功能及配置作出各式各樣的變化，其中，本發明的範疇系由申請專利範圍所界定，該範疇包含已知的等效物及在此專利申請案申請時可預見的等效物。權利要求一種用於製造存儲裝置的方法，該方法包括以下步驟提供半導體基板(505)，該半導體基板包括第一阱區(532)、第二阱區(534)以及覆於該第二阱區(534)上的至少一個柵極結構(568、574)；共形地沉積絕緣材料層(569)覆於該半導體基板(505)的暴露部分上；在覆於該第二阱區(534)的一部分的該絕緣材料層(569)的一部分上方提供感光材料(575)，其中，該感光材料(575)暴露出部分的該絕緣材料層(569)；非等向性地蝕刻該絕緣材料層(569)的暴露部分，以提供鄰接該至少一個柵極結構(568、574)的第一側壁的側壁間隔物(572)，以及覆於該至少一個柵極電極結構(568、574)的一部分上且鄰接該至少一個柵極電極結構(568、574)的第二側壁所形成的絕緣間隔物區塊(570)。2.如權利要求l所述的方法，其中，該第一阱區(532)具有第一導電類型，其中，該第二阱區(534)具有該第一導電類型，其中，該至少一個柵極結構(568、574)包括第二柵極結構(568、574)，且其中，提供該半導體基板(505)的步驟包括提供半導體基板(505)，該半導體基板包括該第一導電類型的第一阱區(532)與第二阱區(534)、覆於該第一阱區(532)上的第一柵極結構(562、566)以及覆於該第二阱區(534)上的該第二柵極結構(568、574)。3.如權利要求2所述的方法，還包括以下步驟形成漏極區域(542)、在該半導體基板(505)中鄰接該第一柵極結構(562、566)以及鄰接該第二柵極結構(568、574)的源極/基極區域(550)、以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的陰極區域(558)，其中，該漏極區域(542)、該源極/基極區域(550)和該陰極區域(558)具有第二導電類型。4.如權利要求3所述的方法，還包括以下步驟在該源極/基極區域(550)的一部分中鄰接該第二柵極結構(568、574)形成該第一導電類型的陽極區域(552)。5.如權利要求3所述的方法，其中，形成漏極區域(542)、在該半導體基板(505)中鄰接該第一柵極結構(562、566)以及鄰接該第二柵極結構(568、574)的源極/基極區域(550)、以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的陰極區域(558)，其中，該漏極區域(542)、該源極/基極區域(550)和該陰極區域(558)具有第二導電類型的步驟包括提供離子注入掩模(586、588)覆於該第一柵極結構(562、564)與該第二柵極結構(556、574)上，該離子注入掩模暴露出部分的該第一阱區(532)與該第二阱區(534);以及將具有該第二導電類型的摻雜離子注入該第一阱區(532)與該第二阱區(534)的該暴露部分中以形成在該半導體基板(505)中鄰接該第一柵極結構(562、566)的該漏極區域(542)與該源極/基極區域(550)，以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的該基極區域(554)與該陰極區域(558)。6.如權利要求5所述的方法，還包括以下步驟提供另一個離子注入掩模(584、585)暴露出該源極/基極區域(550)的一部分(552);以及將具有該第一導電類型的摻雜離子注入該源極/基極區域(550)的該暴露部分中以形成陽極區域(552)，該陽極區域鄰接該源極/基極區域(550)的該暴露部分中的該第二柵極結構(568、574)。7.如權利要求3所述的方法，其中，形成漏極區域(542)、在該半導體基板(505)中鄰接該第一柵極結構(562、566)以及鄰接該第二柵極結構(568、574)的源極/基極區域(550)、以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的陰極區域(558)，其中，該漏極區域(542)、該源極/基極區域(550)和該陰極區域(558)具有第二導電類型的步驟包括提供離子注入掩模(586、588)覆於該第一柵極結構(562、566)、該第一側壁間隔物(564)、該第二柵極結構(568、574)、該第二側壁間隔物(572)以及該絕緣間隔物區塊(570)，其中，該離子注入掩模(586、588)暴露出鄰接該第一側壁間隔物(564)的部分的該第一阱區(532)，以及暴露出鄰接該絕緣間隔物區塊(570)與該第二側壁間隔物(572)的部分的該第二阱區(534);以及將具有該第二導電類型的摻雜離子注入該第一阱區(532)與該第二阱區(534)的該暴露部分以形成在該第一阱區(532)的該暴露部分中鄰接該第一側壁間隔物(564)的該漏極區域(542)與該源極/基極區域(550)，以及在該半導體基板(505)中鄰接該第二側壁間隔物(572)的該陰極區域(558)。8.如權利要求7所述的方法，還包括以下步驟提供另一個離子注入掩模(584、585)暴露出該第二導電類型的源極/基極區域(550)的一部分(552);以及將具有該第一導電類型的摻雜離子(597)注入該第二導電類型的源極/基極區域(550)的該暴露部分中用以在該第二導電類型的源極/基極區域(550)的該暴露部分中形成第一導電類型的陽極區域(552);以及藉由將該第二導電類型的源極/基極區域(550)分為第二導電類型的源極區域(550)和第二導電類型的基極區域(554)而定義第二導電類型的源極區域(550)和第二導電類型的基極區域(554)，其中，該第一導電類型的陽極區域(552)鄰接該第二導電類型的源極區域(550)和該第二導電類型的基極區域(554)。9.如權利要求8所述的方法，還包括以下步驟加熱該已注入的漏極區域(542)、該已注入的源極區域(550)、該已注入的基極區域(554)、該已注入的陰極區域(558)以及該已注入的陽極區域(552)，以使被注入於該漏極區域(542)、該源極區域(550)、該基極區域(554)、該陰極區域(558)以及該陽極區域(552)中的摻雜離子向外側向擴散。10.如權利要求9所述的方法，還包括以下步驟在該源極區域(550)以及該陽極區域(552)中形成矽化物區域(559)，該矽化物區域耦接該源極區域(550)以及該陽極區域(552)。11.一種用於製造存儲裝置的方法，該方法包括以下步驟提供半導體基板(505)，該半導體基板包括在該半導體基板(505)中的第一阱區(532)和在該半導體基板(505)中的第二阱區(534)，其中，該第一阱區(532)與該第二阱區(534)具有第一導電類型；形成覆於該第一阱區(532)上的第一柵極結構(562、566)以及覆於該第二阱區(534)上的第二柵極結構(568、574);共形地沉積絕緣材料層(569)覆於該半導體基板(505)的暴露部分上；提供感光材料層覆於該絕緣材料層(569)上方；將該感光材料層(575)圖案化以覆蓋該絕緣材料層(569)的一部分並暴露出該絕緣材料層(569)的其它暴露部分，該絕緣材料層的該一部分覆於該第二阱區(534)的一部分以及該第二柵極結構(568、574)的一部分；以反應式離子蝕刻該絕緣材料層(569)的該暴露部分，以提供鄰接該第一柵極結構(562、566)的第一側壁間隔物(564)、鄰接該第二柵極結構(568、574)的第二側壁間隔物(572)以及覆於柵極電極結構(568、574)的一部分且鄰接該柵極電極結構(568、574)的側壁的絕緣間隔物區塊(570);在以反應式離子蝕刻的步驟之後，形成鄰接其中一個該第一側壁間隔物(564)的第二導電類型的漏極區域(542)、在該半導體基板(505)中鄰接另一個該第一側壁間隔物(564)和該絕緣間隔物區塊(570)的第二導電類型的源極/基極區域(550)以及在該半導體基板(505)中鄰接該第二側壁間隔物(572)的第二導電類型的陰極區域(558);以及在該第二導電類型的源極/基極區域(550)的暴露部分中形成第一導電類型的陽極區域(552)。12.如權利要求11所述的方法，其中，形成第二導電類型的漏極區域(542)的步驟包括以下步驟在以反應式離子蝕刻的步驟之後，提供離子注入掩模(586、588)覆於該第一柵極結構(562、566)、該第一側壁間隔物(564)、該第二柵極結構(568、574)、該第二側壁間隔物(572)以及該絕緣間隔物區塊(570)，其中，該離子注入掩模(586、588)暴露出鄰接該第一側壁間隔物(564)的部分的該第一阱區(532)以及暴露出鄰接該絕緣間隔物區塊(570)與該第二側壁間隔物(572)的部分的該第二阱區(534);以及將具有該第二導電類型的摻雜離子注入該第一阱區(532)與該第二阱區(534)的該暴露部分中，以形成該第二導電類型的區域，其中，該第二導電類型的區域包括鄰接其中一個該第一側壁間隔物(564)的漏極區域(542)、鄰接另一個該第一側壁間隔物(564)和該絕緣間隔物區塊(570)的源極/基極區域(550)、以及在該半導體基板(505)中鄰接該第二側壁間隔物(572)的陰極區域(558)。13.如權利要求12所述的方法，其中，形成第一導電類型的陽極區域(552)的步驟包括以下步驟將具有該第二導電類型的摻雜離子注入該第一阱區(532)與該第二阱區(534)的該暴露部分中以形成該第二導電類型的區域的步驟之後，提供另一個離子注入掩模(584、585)暴露出該第二導電類型的源極/基極區域(550)的一部分(552);以及將該第一導電類型的摻雜離子(597)注入該第二導電類型的源極/基極區域(550)的該暴露部分中用以在該第二導電類型的源極/基極區域(550)的該暴露部分中形成第一導電類型的陽極區域(552);以及藉由將該第二導電類型的源極/基極區域(550)分為第二導電類型的源極區域(550)以及第二導電類型的基極區域(554)而定義該第二導電類型的源極區域(550)和該第二導電類型的基極區域(554)，其中，該第一導電類型的陽極區域(552)鄰接該第二導電類型的源極區域(550)以及該第二導電類型的基極區域(554)。14.如權利要求13所述的方法，還包括以下步驟加熱該已注入的第二導電類型的漏極區域(542)、該已注入的第二導電類型的源極區域(550)、該已注入的第二導電類型的基極區域(554)、該已注入的第二導電類型的陰極區域(558)以及該已注入的第一導電類型的陽極區域(552)，以使被注入於該第二導電類型的漏極區域(542)、該第二導電類型的源極區域(550)、該第二導電類型的基極區域(554)、該第二導電類型的陰極區域(558)以及該第一導電類型的陽極區域(552)的摻雜離子向外側向擴散。15.如權利要求14所述的方法，還包括以下步驟形成耦接該源極區域(550)以及該陽極區域(552)的矽化物區域(559)。16.如權利要求ll所述的方法，其中，該第一阱區(532)、該第二阱區(534)以及該陽極區域(552)包括P型半導體材料，以及其中，該漏極區域(542)、該源極區域(550)、該基極區域(554)以及該陰極區域(558)包括N型半導體材料。17.如權利要求ll所述的方法，其中，該第一阱區(532)、該第二阱區(534)及該陽極區域(552)包括N型半導體材料，且其中，該漏極區域(542)、該源極區域(550)、該基極區域(554)以及該陰極區域(558)包括P型半導體材料。18.—種用於製造存儲裝置的方法，該方法包括以下步驟提供半導體基板(505)，該半導體基板包括在該半導體基板(505)中的第一阱區(532)、在該半導體基板(505)中的第二阱區(534)，其中，該第一阱區(532)與該第二阱區(534)具有第一導電類型；形成覆於該第一阱區(532)上的第一柵極結構(562、566)以及覆於該第二阱區(534)上的第二柵極結構(568、574);在形成第一柵極結構(562、566)的步驟之後，形成第二導電類型的漏極區域(542)、在該半導體基板(505)中鄰接該第一柵極結構(562、566)且鄰接該第二柵極結構(568、574)的第二導電類型的源極/基極區域(550)以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的第二導電類型的陰極區域(558);在形成該第二導電類型的漏極區域(542)的步驟之後，共形地沉積絕緣材料層(569)覆於該半導體基板(505)的暴露部分上；提供感光材料(575)層覆於該絕緣材料層(569)上方；將該感光材料(575)層圖案化以覆蓋該絕緣材料層(569)的一部分並暴露出該絕緣材料層(569)的其它暴露部分，該絕緣材料層的該一部分覆於該第二導電類型的源極/基極區域(550)的一部分以及該第二柵極結構(568、574)的一部分；以反應式離子蝕刻該絕緣材料層(569)的該暴露部分以提供鄰接該第一柵極結構(562、566)的第一側壁間隔物(564)、鄰接該第二柵極結構(568、574)的第二側壁間隔物(572)、以及鄰接該柵極電極結構(568、574)的側壁的絕緣間隔物區塊(570)，其中，該絕緣間隔物區塊(570)覆於柵極電極結構(568、574)的一部分，以及覆於對應於第二導電類型的基極區域(554)的該第二導電類型的源極/基極區域(550)的一部分；以及在以反應式離子蝕刻的步驟之後，在該第二導電類型的源極/基極區域(550)的暴露部分中形成第一導電類型的陽極區域(552)。19.如權利要求18所述的方法，其中，形成第二導電類型的漏極區域(542)的步驟包括以下步驟在形成第一柵極結構(562、566)的步驟之後，提供離子注入掩模(586、588)覆於該第一柵極結構(562、566)與該第二柵極結構(568、574)之上，其中，該離子注入掩模(586、588)暴露出部分的該第一阱區(532)與部分的該第二阱區(534);以及將具有該第二導電類型的摻雜離子注入該第一阱區(532)與該第二阱區(534)的該暴露部分中，以形成該第二導電類型的區域，其中，該第二導電類型的區域包括漏極區域(542)、在該半導體基板(505)中鄰接該第一柵極結構(562、566)和該第二柵極結構(568、574)的源極/基極區域(550)以及在該半導體基板(505)中鄰接該第二柵極結構(568、574)的陰極區域(558)。20.如權利要求19所述的方法，其中，形成第一導電類型的陽極區域(552)的步驟包括以下步驟在以反應式離子蝕刻的步驟之後，提供另一個離子注入掩模(584、585)暴露出該第二導電類型的源極/基極區域(550)的一部分(552);以及將該第一導電類型的摻雜離子注入該第二導電類型的源極/基極區域(550)的該暴露部分中用以在該第二導電類型的源極/基極區域(550)的該暴露部分中形成第一導電類型的陽極區域(552)鄰接該絕緣間隔物區塊(570);以及藉由將該第二導電類型的源極/基極區域(550)分為該第二導電類型的源極區域(550)和該第二導電類型的基極區域(554)而定義第二導電類型的源極區域(550)和第二導電類型的基極區域(554)，其中，該第一導電類型的陽極區域(552)鄰接該第二導電類型的源極區域(550)和該第二導電類型的基極區域(554)。全文摘要本發明系提供一種用於製造存儲裝置的方法，包括提供半導體基板(505)，該半導體基板包含具有第一導電類型的第一阱區(532)、具有第一導電類型的第二阱區(534)、覆於該第一阱區(532)上的第一柵極結構(562、566)以及覆於該第二阱區(534)上的第二柵極結構(568、574)；共形地沉積絕緣材料層(569)覆於該半導體基板(505)的暴露部分上；在覆於該第二阱區(534)的一部分的該絕緣材料層(569)的一部分上方提供感光材料(575)；該感光材料(575)暴露出部分的該絕緣材料層(569)；該絕緣材料層(569)的該暴露部分系被非等向性蝕刻以提供鄰接該第二柵極結構(568、574)的第一側壁的側壁間隔物(sidewallspacer)(572)，以及覆於該第二柵極結構(568、574)的一部分上且鄰接該第二柵極結構(568、574)的第二側壁所形成的絕緣間隔物區塊(570)；漏極區域(542)及源極/基極區域(550)系形成在該半導體基板(505)中鄰接該第一柵極結構(562、566)，以及陰極區域(558)系形成在該半導體基板(505)中鄰接該第二柵極結構(568、574)；該漏極區域(542)、該源極/基極區域(550)以及陰極區域(558)具有第二導電類型；第一導電類型的陽極區域(552)系形成於該源極/基極區域(550)中鄰接該第二柵極結構(568、574)。文檔編號H01L27/102GK101743636SQ200880017631公開日2010年6月16日申請日期2008年3月14日優先權日2007年3月28日發明者H-J·卓申請人:先進微裝置公司