深溝槽內柵極氧化層上的脆弱點的消除的製作方法
2023-05-05 22:48:16 2
專利名稱：深溝槽內柵極氧化層上的脆弱點的消除的製作方法
技術領域：
本發明一般所涉及到的是半導體器件的單元構造與製作過程。更細地說，這項發明闡明了用於製作有溝槽的半導體器件，例如有溝槽的功率MOSFET(金屬氧化物半導體場效應電晶體)器件的一種新型的和改進的單元結構與改進的製作步驟，以能消除在深溝槽內柵極氧化層上弱點。
背景技術：
對於具備一般半導體製作工藝技術的人而言，在半導體襯底上開出的溝槽的底部形成厚的氧化物層仍然有技術上的困難。尤其是在具有窄臨界尺寸(CD)的深溝槽的底部形成厚氧化層的加工過程中，必然會在溝槽底部的角落附近生出脆弱點。特別是，這些脆弱點會出現在絕緣體表面與矽襯底表面曲率相吻合處。而且，這種脆弱點的出現是由於熱柵極氧化物的生成被局限所引起的，而這種局限的氧化物生成是由於向絕緣體與側壁襯底之間的角部界面的有限的氧擴散所造成的。
這種技術上的困難常常妨礙半導體器件實現高速的開關操作。更確切些，開關速度乃是柵極與漏極間電容的強函數，該電容一般表示為Crss。為能減小該電容Crss以提高開關速度，就在溝槽的底部沉積一層厚的復底氧化物。通過在溝槽底部沉積一個較厚的氧化物層，電容Crss能減小到原始電容的三分之二或更小，而對接通電阻並無顯著影響。然而，由於在厚的復底氧化物與側壁上襯裡層之間有脆弱的界面點的存在，以致半導體器件的可靠性受到不良影響。
在US專利6,291,298中，Williams等學者披露了一種溝槽柵極半導體器件，增加了溝槽底部上柵極氧化物的厚度以減弱溝槽角落處的強電場。採用了多種製作方法來增大溝槽底部氧化物層的厚度。在US專利6,437,386，6,573,569與6,709,930中，採用了若干個局部氧化矽(LOCOS)的製作方法在溝槽底部上來沉積厚的氧化物層。然而，分布在溝槽底角落附近的那些層界面處都有脆弱點，它們能產生器件運行壽命周期中的可靠性問題。
參閱圖1A與圖1B，它們分別是深而窄的溝槽10側向斷面視圖和局部放大圖。在溝槽的底部有一厚氧化物層15。溝槽的底角20位於溝槽底部表面彎曲處與厚氧化物層15相合的那些點上。在這些界面點上，柵極氧化物層的生長受限於向角落界面內的被限制的氧擴散。這些脆弱點常常會引發器件的可靠性問題並進而對器件的性能產生有害影響。
由於這種原因，在半導體器件的製作工藝中，特別是對有溝槽的功率MOSFET的設計與製作，仍需提供一種新的電晶體結構和製作方法，以解決這些難題和設計的局限性。
發明內容
本項發明的一個目的是要提供一些新的和改進的方法，以能開出一條溝槽並且在底部用一厚層絕緣體而在側壁則用氧化物層覆蓋該溝槽，同時消除掉氧化物的脆弱點，由此而解決以上提出的技術上的難題。
確切地說，本發明的一個目的，就是要為半導體功率器件提供一個不同的且是新型的溝槽結構與製作(加工)方法，這種器件中氧化物層的脆弱點被複合氧化物防護著，使器件的可靠性通過消除或減少由柵極氧化物上的脆弱點所引起的操作失常而獲得改進。
本項發明的另一目的，則是為半導體功率器件提供一種不同的且是新型的溝槽結構與製作方法，這種器件中在沉積厚的底部絕緣層之前已經沉積了氧化物層。此外，柵極氧化物由蝕刻阻擋層加以防護，以防止在氧化物層上有氧化物脆弱點顯現出來，從而使得器件的可靠性得以改進。
簡短地說，在一個被推薦的方案中，本項發明披露了一種承載於半導體襯底之上的電子器件，它包含一個在半導體襯底上開出的溝槽，在這裡該溝槽還具有一個分布在溝槽底部上的厚電介質層。該電子器件還具有一個複合的雙重電介質層，覆蓋著溝槽的側壁和在該溝槽底部角落處由該溝槽側壁與絕緣材料厚層相接合的區域。在一個被推薦的方案中，複合的雙重電介質層包括一個由熱生長而成的內氧化物層，和一個由化學沉積而成的外部氧化物層。在另一被推薦的方案中，溝槽的深度約為0.7到2.0微米。在一個被推薦的方案中，溝槽底部上的厚的電介質層的厚度約在0.1至0.3微米之間。在一個被推薦的方案中，溝槽壁上的複合的雙重絕緣層包括一個由熱生長而成的厚度約為200至1000埃的內裡氧化物層，和一個由化學沉積而成的厚度約為200至600埃的外部氧化物層。在一個被推薦的方案中，複合的雙重電介質層包括一個氧化物層和一個氮化物的外部的氧化物層。在一個推薦的方案中，複合的雙重電介質層包括一個氧化物層和一個氮氧化合物的外部的氧化物層。在一個被推薦的方案中，分布在溝槽底部的厚的電介質層能進一步包括一個局部氧化矽(LOCOS)層。在一個被推薦的方案中，分布在溝槽底部的厚的電介質層能進一步包括一個局部氧化矽(LOCOS)層和一個氧化物層的組合。在一個被推薦的方案中，分布在溝槽底部的厚的電介質層能進一步包括一個沉積的氧化物層的組合。在一個被推薦的方案中，分布在溝槽底部的厚的電介質層能進一步包括一個沉積的氧化物層和氮化物層的組合。
毫無疑問，本項發明的這些及其他一些目的與優點，對於那些熟悉一般製作工藝技術的工作者，在閱讀過下面被推薦的方案的詳細說明之後，將會非常清楚。在各個繪圖中，對這些被推薦的方案作了具體說明。
圖1A和圖1B是半導體上開出的溝槽側向橫切面視圖和溝槽的擴大視圖。該半導體溝槽有厚的絕緣材料層，而在該溝槽底面的角部有脆弱的氧化物斑點。
圖2是一個改進的溝槽結構的橫截面視圖，它利用複合的雙重柵極氧化物層消除了氧化物的脆弱點。
圖3是一個改進的溝槽結構的橫截面視圖，它是通過在沉積厚的絕緣材料層之前形成柵極氧化物層，並把該柵極氧化物層用氮化矽層防護起來以消除氧化物脆弱點的。
圖4A至圖4K是一系列側向橫截面視圖，用以說明製作如圖2所示的半導體溝槽的加工步驟。
圖5A至圖5I是一系列側向橫截面視圖，用以說明製作如圖3所示的半導體溝槽的加工步驟。
具體實施例方式
本發明的第一個推薦方案請參照圖2，半導體器件100支撐在襯底105生成的外延層110上。半導體器件100包括一個一般填充著多晶矽120的溝槽115作為柵極。為消除脆弱點，溝槽柵極120包含一個複合雙柵極氧化物層125-1和125-2。先形成第一個氧化物層125-1以覆蓋在溝槽115的側壁和底部，再以一個厚氧化物層125-B安置在溝槽115的底部。隨後，在第一個氧化物層125-1和厚的底部氧化物層125-B上生成第二個氧化物層125-2用以填充溝槽底部角落處的氧化物脆弱點。用一個複合雙氧化層，即125-1和125-2，溝槽底部角落處的這些脆的弱氧化物點被消除了。
圖3所示是本發明中的另一種溝槽結構，即以外延層155承載於襯底150之上。溝槽160包含一個在溝槽底部上的厚絕緣層165。溝槽的壁用氧化物層170覆蓋，之後，以一薄氮化矽層175覆蓋於氧化層170上。在沉積厚絕緣層165之前沉積矽氮化物層，作為絕緣撤回與多晶矽和氧化層化學機械平整(CMP)工藝過程中的阻擋層。
正如下面將深入描述的，填滿溝槽的多晶矽有一個凹槽，如圖2和圖3所示。多晶矽被凹進襯底之下200至1000埃，以生成一個氧化物屏蔽層，以使得如後面圖4和圖5所描述的溝槽加工完成後的離子注入更為方便。
圖4A至圖4I是一系列側斷面視圖以說明圖2所描述的半導體器件的生產步驟。在圖4A中，用一個氧化物硬光罩220以在襯底200的外延層205上開出溝槽210。在圖4B中，硬光罩220被去掉了。用一個氧化工藝來形成覆蓋溝槽壁的氧化物層215。用一犧牲性氧化物(Sacrificial Oxide)使槽溝氧化，以去掉在開溝槽工藝中被等離子損傷的矽層。在圖4C中以溼刻蝕工藝移去犧牲性氧化物(Sacrificial Oxide)層，仍有部分氧化物層215遺留，如圖所示。這遺留的氧化物層用以保護溝槽的側壁，防止其在下面將描述的在絕緣體沉積步驟中濺射的離子對其造成進一步的損傷。在圖4D中，沉積一厚層絕緣材料220到溝槽底上，而在溝槽側壁沉積的絕緣物層要薄的多。隨後，進行氮氣爐熱處理過程。圖4E所示是用溼刻蝕工藝將犧牲性氧化物層215和絕緣材料層220從溝槽210側壁完全移除。只有厚絕緣層220遺留在溝槽底部。圖4F所示是用加溫氧化工藝生成柵極氧化物層225的情況。圖4G所示是用化學蒸汽沉積(Chemical Vapor Deposition)爐以均勻地沉積出第二個氧化物層230。第二個氧化物層230覆蓋並填充了在角落處產生的脆弱點。這些脆弱點出現的位置是在溝槽側壁與厚絕緣層的連接處，那裡有很大的表面曲率。繼之以氮氣爐熱處理步驟。圖4H是把多晶矽240沉積到溝槽210之中。圖4I，是以化學機械平整方法(CMP)拋光並從溝槽頂部除掉多晶矽、氧化物和絕緣材料。頂部平面大約高出襯底表面500至1000埃。圖4J，用幹刻蝕法生成一個多晶矽凹槽，它比襯底大約低200至1000埃。凹槽內部和襯底頂上的氧化物層用溼刻蝕法移除，溝槽側壁上的柵極氧化物用多晶矽表面來掩蓋和嵌平，以得到一層均勻的屏蔽氧化物供後繼的離子注入之用。化學機械平整後遺留下來的非均勻氧化物用溼刻蝕方法去除。圖4K所示，是用加溫氧化法為後繼的離子注入步驟生成一層屏蔽氧化物250。
圖5A至圖5I給出製作圖3所示溝槽的步驟。在圖5A中，用溼刻蝕法完全剝除了犧牲性氧化物，以去除在開溝槽310的過程中被等離子損傷的矽層。圖5B所示，是用加熱方法生成柵極氧化物層315的情況。圖5C所示，是沉積了一薄層氮化矽320。圖5D給出在溝槽底部沉積厚絕緣層，在溝槽側壁沉積一薄絕緣層，隨後經氮氣退火爐處理的情況。圖5E所示，是用溼刻蝕法從溝槽310側壁完全去除絕緣層325的情況。厚的絕緣層325仍留在溝槽的底部。在圖5F中，在溝槽內沉積並填充了多晶矽330。圖5G給出用化學機械平整(CMP)法拋光並從溝槽頂部移除多晶矽、氧化物和絕緣材料的情況。頂部平面大約高出襯底表面500至1000埃。圖5H中，用幹刻蝕法生成一個大約低於襯底200至1000埃的多晶矽凹槽。用溼刻蝕法除去襯底頂部和凹槽內的氧化物層，溝槽側壁上的柵極氧化物用多晶矽表面來掩蓋和嵌平以得到一層均勻的氧化物供後繼離子注入之用。CMP過程之後遺留的非均勻氧化物用溼刻蝕法去除。圖5I中示出用加溫氧化法生成一個氧化物屏蔽層250供後繼的離子注入步驟使用。
依照以上所述，本發明更深一層次的披露了一種在半導體襯底上製作電子器件的方法。這種方法包括在半導體襯底內開溝槽和在溝槽的底部沉積一厚電介質層的步驟。本方法還包含一個步驟來生成一個合成雙重電介質層以覆蓋溝槽之側壁和覆蓋溝槽底角處溝槽側壁和厚絕緣層交界區域。在一個推薦的方案中，形成複合雙電介質層的步驟中還包含加熱生成一個內部氧化層和化學沉積一個外部氧化層的步驟。在另一個推薦的方案中，開溝槽的步驟還包括一個開出深度大約為0.7至2.0微米的步驟。在另一個推薦的方案中，開溝槽的步驟還包含一個開出寬度窄於0.5微米的溝槽的步驟。在另一個推薦的方案中，開溝槽的步驟進一步包括一個開出深度為0.7至2.0微米的溝槽的步驟。並且，在溝槽底部沉積厚介電質層的步驟進一步包含一個沉積厚度大約為0.1至0.3微米厚的電介質層的步驟。在另一個推薦的方案中，在溝槽底部側壁生成合成雙電介質層的步驟還包含一個加溫生成大約0.02至0.1微米厚的內氧化物層和化學沉積大約為200至600埃厚的外氧化物層的步驟。在另一個推薦的方案中，生成合成雙電介質層的步驟還包含一個加溫生成一個內部氧化物層和化學沉積一個外部氮化物層的步驟。
儘管本發明所作的描述是通過目前推薦的方案，但是可以知道，在此所作的披露不應解釋成是有限制的。那些對本領域技術嫻熟的工作者在讀過以上披露後無疑會做出多種多樣的修改和替換。因而可以期望，那些附加的權力要求應該解釋為涵蓋所有那些屬於本發明領域或符合本發明精神實質的替換與修改。
權利要求
1.一個承載於半導體襯底上電子器件包含在上述半導體襯底上開的一個溝槽，上述溝槽還具有一個在該溝槽底部分布的厚的電介質層；以及一個合成的雙重電介質層，它覆蓋著溝槽側壁和上述溝槽的底角處溝槽的側壁與上述厚絕緣材料層相接合的區域。
2.在權利要求1的電子器件之中上述合成的雙重電介質層，包含一個熱生長的內部氧化物層和一個化學沉積的外部氧化物層。
3.在權利要求1的電子器件之中上述溝槽的深度約為0.7至2.0微米。
4.在權利要求1的電子器件之中上述溝槽的寬度不超過0.5微米。
5.在權利要求1的電子器件之中上述溝槽的深度約為0.7至2.0微米並且上述厚電介質層的厚度約在0.1至0.3微米之間。
6.在權利要求1的電子器件之中上述合成的雙重絕緣層，包含一個厚度約為200至1000埃的熱生長的內部氧化物層和一個厚度約為200至600埃的化學沉積的外部氧化物層。
7.在權利要求1的電子器件之中上述合成的雙重電介質層，包含一個氧化物層和一個氮化物的外部氧化物層。
8.在權利要求1的電子器件之中上述合成的雙重的電介質層，包含一個氧化物層和一個氮氧化物的外部氧化物層。
9.在權利要求1的電子器件之中分布在上述溝槽底部的上述厚電介質層，能進一步包含一個局部氧化矽(LOCOS)層。
10.在權利要求1的電子器件之中上述分布在上述溝槽底部上的厚電介質層，進一步由一個局部氧化矽層和一個氧化層的聯合組成。
11.在權利要求1的電子器件之中上述安排在上述溝槽指定的底上的厚電介質層，進一步由一個熱生長的氧化物層和沉積的氧化物層的聯合組成。
12.在權利要求1的電子器件之中上述安排在上述溝槽指定的底上的厚電介質層，能進一步由一個沉積的氧化物和氮化物層的聯合組成。
13.一個承載於半導體襯體上的金屬氧化物半導體場效應電晶體(MOSFET)，包含一個在上述半導體襯體底上開出的溝槽，在這裡上述溝槽還包含一個分布在所指溝槽底部的厚電介質層；以及一個合成的雙重電介質層，它覆蓋著溝槽的側壁和溝槽底部角落處溝槽側壁和上述厚絕緣材料層的交接區域。
14.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述合成的雙重電介質層，包含一個熱生長的內部氧化物層和一個化學沉積的外部氧化物層。
15.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述溝槽的深度約為0.7至2.0微米。
16.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述溝槽的寬度不超過0.5微米。
17.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述溝槽的深度約為0.7至2.0微米，並且上述厚電介質層的厚度約在0.1至0.3微米之間。
18.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述合成的雙重絕緣層，包含一個厚度約為200至1000埃的熱生長的內部絕緣層和一個厚度約為200至600埃的化學沉積的外部氧化物層。
19.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述合成的雙重電介質層，包含一個氧化物層和一個氮化物的外部氧化物層。
20.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述合成的雙重電介質層，包含一個氧化物層和一個氮氧化物的外部的氧化物層。
21.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述安排在上述溝槽指定的底上的厚電介質層，進一步由一個局部氧化矽(LOCOS)層所組成。
22.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述安排在上述溝槽指定的底上的厚電介質層，進一步由一個局部氧化矽(LOCOS)層和氧化物層的聯合組成。
23.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述安排在上述溝槽指定的底上的厚電介質層，進一步由一個熱生長的氧化物層和沉積的氧化物層聯合組成。
24.在權利要求1的MOSFET(金屬氧化物半導體場效應電晶體)器件之中上述安排在上述溝槽指定的底上的厚電介質層，進一步由一個沉積的氧化物層和氮化物層聯合組成。
25.一個用於在半導體襯底上製造電子器件的方法，包含在上述半導體襯底上開出一溝槽，並在上述溝槽的底部上沉積一厚的電介質層；以及構成一合成的雙重電介質層，以覆蓋溝槽的側壁並覆蓋溝槽底部角落處上述溝槽側壁與上述絕緣材料厚層間交界區域。
26.在權利要求25的方法中構成上述合成的雙重電介質層的步驟，進一步包含一個熱生長一內部的氧化物層與化學沉積一外部氧化物層的步驟。
27.在權利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出深度約為0.7至2.0微米的所指溝槽的步驟。
28.在權利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出實際寬度窄於0.5微米的所指溝槽的步驟。
29.在權利要求25的方法中上述開出所指溝槽的步驟，進一步包含一個開出深度約為0.7至2.0微米的所指溝槽的步驟；以及上述沉積上述厚電介質層的步驟，進一步包含一個沉積厚度約為0.1至0.3微米的所指電介質層的步驟。
30.在權利要求25的方法中上述製作所指合成的雙重電介質層的步驟，進一步包含一個由熱長成一個厚度約為0.02至0.10微米的內部氧化物層並由化學沉積成一個厚度約為200至600埃的外部氧化物層的步驟。
31.在權利要求25的方法中上述製作所指合成的雙重電介質層的步驟，進一步包含一個由熱生長一個內部的氧化物層並由化學沉積成一個外部的氮化物層的步驟。
32.在權利要求25的方法中上述製作所指合成的雙重電介質層的步驟，進一步包含一個熱生長成一個內部的氧化物層並由化學沉積成一個外部的氮氧化合物層的步驟。
33.在權利要求25的方法中上述沉積上述厚電介質層的步驟，進一步包含一個在所指溝槽的所指底部上沉積一個局部氧化矽層的步驟。
34.在權利要求25的方法中上述沉積上述厚電介質層的步驟，進一步包含一個在所指溝槽的所指底部沉積一個局部氧化矽(LOCOS)層與在上述溝槽底部的氧化層的的步驟。
35.在權利要求25的方法中上述沉積上述厚電介質層的步驟，進一步包含一個由熱生長一個氧化物層並與沉積的氧化物層相結合步驟。
36.在權利要求25的方法中上述沉積上述厚電介質層的步驟，進一步包含一個沉積一個氧化物層與氮氧化物層的聯合體的步驟。
全文摘要
具有0.7至2.0微米深溝槽的金屬氧化物半導體場效應管(MOSFET)之加工方法，是先在半導體襯底上開溝槽，然後在溝槽內沉積厚絕緣層並使在溝槽底部的絕緣層比溝槽側壁的絕緣層厚得多。隨後側壁的絕緣層被除掉，繼之以生成一合成的雙層，形成柵極氧化物。另一種具體方法是在柵極氧化物生長後再沉積絕緣層，再覆蓋一個薄氮化物層，此氮化物層用作在除去溝槽側壁絕緣層和多晶矽化學機械平整過程中的阻擋層。本發明的這些方案，體現於能消除當在有厚的底部氧化物的0.2微米深的溝槽內生成柵極氧化時出現在溝槽底部角落處的脆弱點。本發明還可以很好地控制溝槽的形狀和柵極氧化物厚度的外形輪廓。
文檔編號H01L21/336GK1893111SQ200610078750
公開日2007年1月10日 申請日期2006年5月11日 優先權日2005年5月12日
發明者謝福淵 申請人:謝福淵