數據讀取方法、快閃記憶體控制器與快閃記憶體儲存系統的製作方法

2023-05-09 13:00:46 2

專利名稱：：數據讀取方法、快閃記憶體控制器與快閃記憶體儲存系統的製作方法
技術領域：
：本發明涉及一種用於快閃記憶體的數據讀取方法，尤其涉及一種用於從多個快閃記憶體模組中讀取數據的數據讀取方法以及使用此方法的快閃記憶體控制器與快閃記憶體儲存系統。
背景技術：
：由於快閃記憶體(FlashMemory)具有數據非揮發性、省電、體積小與無機械結構等的特性，最適合使用於由電池供電的可攜式電子產品上。例如，固態硬碟就是一種以NAND快閃記憶體作為儲存媒體的儲存裝置，並且已廣泛配置於筆記型電腦中作為主要的儲存裝置。一般來說，當主機系統欲讀取儲存在快閃記憶體儲存裝置中的數據時，快閃記憶體儲存裝置的控制電路會依據來自於主機系統的主機讀取指令通過快閃記憶體接口從快閃記憶體晶片中讀取對應的數據，之後，控制電路再將所讀取的數據經由連接器傳送給主機系統。在此，從快閃記憶體晶片中讀取數據的部分稱為內部數據傳輸(transfer)，而將數據傳送給主機系統的部分稱為外部傳輸。隨著傳輸技術的發展，使得連接器的傳輸速度已大幅提升，例如，序列先進附件(SerialAdvancedTechnologyAttachment，SATA)連接器已可達到每秒15億位(Gigabit，Gb)，甚至每秒30(。然而，在上述內部數據傳輸的速度低於連接器的速度下，整體儲存的效能仍無法有效改善，因此如何縮短執行主機讀取指令的時間是本領域技術人員所致力的目標。
發明內容本發明提供一種數據讀取方法以及使用此方法的快閃記憶體控制器與快閃記憶體儲存系統，其能夠有效地縮短執行來自於主機系統的多個主機讀取指令的時間。本發明範例實施例提供一種數據讀取方法，適用於由一快閃記憶體控制器處理來自於一主機系統的多個主機讀取指令以從多個快閃記憶體模組中讀取對應這些主機讀取指令的數據，其中快閃記憶體控制器分別地經由多條數據輸入/輸出總線電性連接至快閃記憶體模組並且每一快閃記憶體模組具有多個實體區塊。本數據讀取方法包括配置多個邏輯區塊，其中邏輯區塊對映快閃記憶體模組中的部分實體區塊。本數據讀取方法也包括從主機系統中接收關於這些主機讀取指令的指令排序信息，其中每一主機讀取指令對應邏輯區塊的其中之一且每一邏輯區塊對應數據輸入/輸出總線的其中之一。本數據讀取方法也包括依據主機讀取指令所對應的數據輸入/輸出總線來重新排列主機讀取指令的順序與產生下達指令順序，以及將所產生的下達指令順序傳送給主機系統。本數據讀取方法還包括依據此下達指令順序從主機系統中依序地接收主機讀取指令並且依據主機讀取指令從快閃記憶體模組中讀取對應這些主機讀取指令的數據。本發明範例實施例提供一種快閃記憶體控制器，用於處理來自於一主機系統的多個主機讀取指令以從多個快閃記憶體模組中讀取對應這些主機讀取指令的數據，其中每一快閃記憶體模組具有多個實體區塊。本快閃記憶體控制器包括微處理器單元、快閃記憶體接口單元、主機接口單元與存儲器管理單元。快閃記憶體接口單元是電性連接至微處理器單元，並且用以經由多條數據輸入/輸出總線電性連接至這些快閃記憶體模組。主機接口單元是電性連接至微處理器單元，並且用以連接主機系統。存儲器管理單元是電性連接至微處理器單元，並且用以配置多個邏輯區塊，其中這些邏輯區塊對映快閃記憶體模組中的部分實體區塊。在此，存儲器管理單元經由主機接口單元從主機系統中接收關於這些主機讀取指令的指令排序信息，其中每一主機讀取指令對應這些邏輯區塊的其中之一且每一邏輯區塊對應這些數據輸入/輸出總線的其中之一。並且，存儲器管理單元依據這些主機讀取指令所對應的數據輸入/輸出總線來重新排列這些主機讀取指令的順序與產生一下達指令順序，並且將所產生的下達指令順序傳送給主機系統。再者，存儲器管理單元依據此下達指令順序經由主機接口單元從主機系統中依序地接收這些主機讀取指令並且依據這些主機讀取指令經由快閃記憶體接口單元從快閃記憶體模組中讀取對應這些主機讀取指令的數據。本發明範例實施例提供一種快閃記憶體儲存系統，其包括快閃記憶體晶片、快閃記憶體控制器與連接器。快閃記憶體晶片具有多個快閃記憶體模組，並且每一快閃記憶體模組具有多個實體區塊。快閃記憶體控制器經由多條數據輸入/輸出總線電性連接至這些快閃記憶體模組，並且用以配置多個邏輯區塊，其中這這些邏輯區塊對映快閃記憶體模組中的部分實體區塊。連接器是電性連接至快閃記憶體控制器並且用以電性連接一主機系統。在此，快閃記憶體控制器經由連接器從主機系統中接收關於多個主機讀取指令的指令排序信息，其中每一主機讀取指令對應這些邏輯區塊的其中之一且每一邏輯區塊對應這些數據輸入/輸出總線的其中之一。並且，快閃記憶體控制器依據這些主機讀取指令所對應的數據輸入/輸出總線來重新排列這些主機讀取指令的順序與產生一下達指令順序，並且將所產生的下達指令順序傳送給主機系統。再者，快閃記憶體控制器依據該下達指令順序經由連接器從主機系統中依序地接收這些主機讀取指令並且依據這些主機讀取指令經由數據輸入/輸出總線從快閃記憶體模組中讀取對應這些主機讀取指令的數據。基於上述，本發明範例實施例可大幅地縮短執行多個主機讀取指令的時間，由此有效地提升快閃記憶體儲存裝置的效能。為讓本發明上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。圖IA為本發明第一範例實施例的使用快閃記憶體儲存裝置的主機系統的示意圖。圖IB為本發明範例實施例的電腦、輸入/輸出裝置與快閃記憶體儲存裝置的示意圖。圖IC為本發明另一範例實施例的主機系統與快閃記憶體儲存裝置的示意圖。圖ID為圖IA所示的快閃記憶體儲存裝置100的概要方塊圖。圖2為本發明另一範例實施例的快閃記憶體控制器的概要方塊圖。圖3A為本發明第一範例實施例的快閃記憶體晶片的方塊圖。圖;3B為本發明第一範例實施例的記錄邏輯區塊與實體區塊之間的對映示意圖。圖4為本發明第一範例實施例的邏輯區塊與實體區塊的對映範例示意圖。圖5A與圖5B為本發明第一範例實施例的存儲器管理單元重新排列主機讀取指令以產生下達指令順序的範例示意圖。圖6為本發明第一範例實施例快閃記憶體控制器執行數據讀取方法的流程圖。圖7A、圖7B與圖7C為本發明第=取指令以產生下達指令順序的範例示意圖<圖8A、圖8B與圖8C為本發明第二取指令以產生下達指令順序的範例示意圖<.範例實施例的存儲器管理單元重新排列主機讀.範例實施例的存儲器管理單元重新排列主機讀圖9為本發明第二範例實施例的快閃記憶體控制器執行數據讀取方法的流程圖,主要附圖標記說明1000:主機系統；1100:電腦；1102:微處理器；1104隨機存取存儲器；1106輸入/輸出裝置；1108系統總線；1110:數據傳輸接口；1204鍵盤；1208印表機；1214記憶卡；1310數字相機；1314=MMC卡；1318=CF卡；100:快閃記憶體儲存裝置;104、104，快閃記憶體控制器；122第0快閃記憶體模組；122-(0)122(N),124-(0)124-(N)實體區塊；1202滑鼠；1206顯示器；1212隨身碟；1216固態硬碟；1312=SD卡；1316記憶棒；1320嵌入式儲存裝置；102連接器；106快閃記憶體晶片；124第1快閃記憶體模組；134:第1數據輸入/輸出總線204存儲器管理單元；208快閃記憶體接口單元；250轉換層；132:第0數據輸入/輸出總線；202微處理器單元；206主機接口單元；210緩衝存儲器；270邏輯區塊-邏輯區域對映表260-(0),260-(1)邏輯區塊-實體區塊對映表；292錯誤校正單元；302系統區；306備用區；四4:電源管理單元304數據區；308取代區;350-(0)350-(H)邏輯區塊；360-(0)360-(1)邏輯區域；CMl第1主機讀取指令；CM2第2主機讀取指令；CM3第3主機讀取指令；CM4第4主機讀取指令；S601、S603、S605、S607、S609、S611、S613、S615、S617、S619數據讀取步驟；S901、S903、S905、S907、S909、S911、S913、S915、S917、S919數據讀取步驟。具體實施例方式快閃記憶體儲存裝置一般而言包括快閃記憶體晶片與控制器(亦稱，控制電路)。通常快閃記憶體儲存裝置會與主機系統一起使用，以使主機系統可將數據寫入至快閃記憶體儲存裝置或從快閃記憶體儲存裝置中讀取數據。另外，也有快閃記憶體儲存裝置是包括嵌入式快閃記憶體與可執行於主機系統上以實質地作為此嵌入式快閃記憶體的控制器的軟體。圖IA為本發明第一範例實施例的使用快閃記憶體儲存裝置的主機系統的示意圖。圖IB為本發明範例實施例的電腦、輸入/輸出裝置與快閃記憶體儲存裝置的示意圖。請參照圖1A，主機系統1000包括電腦1100與輸入/輸出(input/output，I/O)裝置1106。電腦1100包括微處理器1102、隨機存取存儲器(randomaccessmemory,RAM)1104、系統總線1108以及數據傳輸接口1110。輸入/輸出裝置1106包括如圖IB所示的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須了解的是，圖IB所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可還包括其他裝置。在本發明實施例中，快閃記憶體儲存裝置100是通過數據傳輸接口1110與主機系統1000的其他元件電性連接。通過微處理器1102、隨機存取存儲器1104與輸入/輸出裝置1106的處理主機系統1000可將數據寫入至快閃記憶體儲存裝置100或從快閃記憶體儲存裝置100中讀取數據。例如，快閃記憶體儲存裝置100可以是如圖IB所示的隨身碟1212、記憶卡1214或固態硬碟(SolidStateDrive，SSD)1216。一般而言，主機系統1000可實質地為可儲存數據的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中，主機系統1000也可以是數字相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。圖IC為本發明另一範例實施例的主機系統與快閃記憶體儲存裝置的示意圖。例如，在主機系統為數字相機1310時，快閃記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memorystick)1316、CF卡1318或嵌入式儲存裝置1320(如圖IC所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(EmbeddedMMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接電性連接於主機系統的基板上。圖ID為圖IA所示的快閃記憶體儲存裝置100的概要方塊圖。請參照圖1D，快閃記憶體儲存裝置100包括連接器102、快閃記憶體控制器104與快閃記憶體晶片106。連接器102是電性連接至快閃記憶體控制器104並且用以電性連接至主機系統1000。在本範例實施例中，連接器102為序列先進附件(SerialAdvancedTechnologyAttachment,SATA)連接器。然而，本發明不限於此，在本發明另一範例實施例中，連接器102可以是其他適合的連接器。快閃記憶體控制器104會執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在快閃記憶體晶片106中進行數據的寫入、讀取與抹除等運作。快閃記憶體控制器104包括微處理器單元202、存儲器管理單元204、主機接口單元206、快閃記憶體接口單元208與緩衝存儲器210。微處理器單元202為快閃記憶體控制器104的主控單元，用以與存儲器管理單元204、主機接口單元206、快閃記憶體接口單元208與緩衝存儲器210等協同合作以進行快閃記憶體儲存裝置100的各種運作。存儲器管理單元204是電性連接至微處理器單元202，用以執行根據本範例實施例的數據讀取機制與區塊管理機制，存儲器管理單元204的運作將於以下配合圖式作詳細說明。在本範例實施例中，存儲器管理單元204是以一韌體型式實作在快閃記憶體控制器104中。例如，將包括多個控制指令的存儲器管理單元204燒錄至一程序存儲器(例如，只讀存儲器(ReadOnlyMemory,ROM))中並且將此程序存儲器嵌入在快閃記憶體控制器104中，當快閃記憶體儲存裝置100運作時，存儲器管理單元204的多個控制指令會由微處理器單元202來執行以完成根據本發明實施例的數據讀取機制與區塊管理機制。在本發明另一範例實施例中，存儲器管理單元204的控制指令也可以程序代碼型式儲存於快閃記憶體晶片106的特定區域(例如，快閃記憶體晶片中專用於存放系統數據的系統區)中。同樣的，當快閃記憶體儲存裝置100運作時，存儲器管理單元204的多個控制指令會由微處理器單元202來執行。此外，在本發明另一範例實施例中，存儲器管理單元204也可以一硬體型式實作在快閃記憶體控制器104中。主機接口單元206是電性連接至微處理器單元202並且用以接收與識別主機系統1000所傳送的指令與數據。也就是說，主機系統1000所傳送的指令與數據會通過主機接口單元206來傳送至微處理器單元202。在本範例實施例中，主機接口單元206是對應連接器204為SATA接口。然而，必須了解的是本發明不限於此，主機接口單元206也可以是其他適合的數據傳輸接口。快閃記憶體接口單元208是電性連接至微處理器單元202並且用以存取快閃記憶體晶片106。也就是說，欲寫入至快閃記憶體晶片106的數據會經由快閃記憶體接口單元208轉換為快閃記憶體晶片106所能接受的格式。緩衝存儲器210是電性連接至微處理器單元202並且用以暫存來自於主機系統1000的數據與指令或來自於快閃記憶體晶片106的數據。值得一提的是，在本範例實施例中，緩衝存儲器210是配置在快閃記憶體控制器104中，然而，本發明不限於此，緩衝存儲器210也可不配置在快閃記憶體控制器104中。在本發明另一範例實施例中，快閃記憶體控制器也可還包括其他功能模組。圖2為本發明另一範例實施例的快閃記憶體控制器的概要方塊圖。請參照圖2，除了微處理器單元202、存儲器管理單元204、主機接口單元206與、快閃記憶體接口單元208與緩衝存儲器210之外，快閃記憶體控制器104』還包括錯誤校正單元292與電源管理單元四4。錯誤校正單元292是電性連接至微處理器單元202並且用以執行一錯誤校正程序以確保數據的正確性。具體來說，當主機接口單元206從主機系統1000中接收到主機寫入指令時，錯誤校正單元292會為對應此主機寫入指令的寫入數據產生對應的錯誤檢查與校正碼(ErrorCheckingandCorrectingCode,ECCCode)，並且存儲器管理單元204會將此寫入數據與對應的錯誤校正碼寫入至快閃記憶體晶片106中。而，當主機接口單元206從主機系統1000中接收到主機讀取指令時，存儲器管理單元204會從快閃記憶體晶片106中讀取對應此主機讀取指令的數據及其錯誤校正碼，並且錯誤校正單元292會依據此錯誤校正碼對所讀取的數據執行錯誤校正。電源管理單元294是電性連接至微處理器單元202並且用以控制快閃記憶體儲存裝置100的電源。快閃記憶體晶片106是電性連接至快閃記憶體控制器104並且用以儲存數據。快閃記憶體晶片106包括第0快閃記憶體模組122與第1快閃記憶體模組124。第0快閃記憶體模組122具有實體區塊122-(0)122-(N)，並且第1快閃記憶體模組IM具有實體區塊124-(0)IM-(N)。實體區塊為抹除的最小單位。也就是，每一實體區塊含有最小數目的一併被抹除的存儲單元。每一實體區塊具有數個實體頁面(page)。在本範例實施例中，實體頁面為程序化的最小單元。換言之，實體頁面為寫入數據或讀取數據的最小單元。每一實體頁面通常包括使用者數據區與冗餘區。使用者數據區用以儲存使用者的數據，而冗餘區用以儲存系統的數據(例如，錯誤檢查與校正碼)。在本範例實施例中，第0快閃記憶體模組122與第1快閃記憶體模組124為多層存儲單元(MultiLevelCell，MLC)NAND快閃記憶體模組。然而，本發明不限於此，第0快閃記憶體模組122與第1快閃記憶體模組1也可是單層存儲單元(SingleLevelCell,SLC)NAND快閃記憶體模組。值得一提的是，由於快閃記憶體的存儲單元僅能從「1」程序化為「0」，因此要更新實體區塊內的數據時必須先抹除實體區塊內的數據。然而，快閃記憶體的寫入是以頁面為單位，而抹除是以實體區塊為單位，所以在本範例實施例中，實體區塊會以輪替方式來儲存數據。圖3A為本發明第一範例實施例的快閃記憶體晶片的方塊圖。必須了解的是，在此描述快閃記憶體的實體區塊的運作時，以「提取」、「交換」、「分組」、「輪替」等詞來操作實體區塊是邏輯上的概念。也就是說，快閃記憶體的實體區塊的實際位置並未改變，而是邏輯上對快閃記憶體的實體區塊進行操作。請參照圖3A，存儲器管理單元204會將實體區塊122-(0)122-(N)與實體區塊124-(0)124_(N)分組為邏輯地分組為系統區(systemarea)302、數據區(dataarea)304、備用區(sparearea)306與取代區(replacementarea)308o邏輯上屬於系統區302的實體區塊122-(0)122_(S)與實體區塊124-(0)124-(S)是用以記錄提供給快閃記憶體控制器104的系統數據，此系統數據包括關於快閃記憶體晶片的製造商與型號、每一快閃記憶體模組的區域數、每一區域的實體區塊的數目、每一實體區塊的實體頁面數等。因此，在一般存取狀態下，主機系統1000是無法存取系統區中的實體區塊。邏輯上屬於數據區304的實體區塊122_(S+1)122_(D)與實體區塊124-(S+1)IM-(D)是用以儲存主機系統1000所寫入的數據。一般來說，數據區304的實體區塊為主機系統1000存取的邏輯區塊所對映的實體區塊。也就是說，數據區的實體區塊為儲存有效數據的實體區塊。邏輯上屬於備用區306的實體區塊122-(D+1)122-(A)與實體區塊124-(D+1)124-㈧是用以輪替數據區中的實體區塊，因此在備用區306中的實體區塊為空或可使用的單元，即無記錄數據或標記為已沒用的無效數據。也就是說，數據區304與備用區306的實體區塊會以輪替方式來儲存主機系統1000對快閃記憶體儲存裝置100寫入的數據。邏輯上屬於取代區308中的實體區塊122_(A+1)122_(N)與實體區塊124-(A+1)IM-(N)是替代實體區塊。例如，快閃記憶體晶片106於出廠時會預留4%的實體區塊作為更換使用。也就是說，當系統區302、數據區304與備用區306中的實體區塊損毀時，預留於取代區308中的實體區塊可用以取代損壞的實體區塊(即，壞實體區塊(badblock))。因此，倘若取代區308中仍存有可用的實體區塊且發生實體區塊損毀時，內存管理單元204會從取代區308中提取可用的實體區塊來更換損毀的實體區塊。倘若取代區308中無可用的實體區塊且發生實體區塊損毀時，則快閃記憶體儲存裝置100將會被宣告為寫入保護(writeprotect)，而無法再寫入數據。因此，在一般存取狀態下，主機系統1000是無法存取取代區中的實體區塊。必須了解的是，在快閃記憶體儲存裝置100的運作中，實體區塊122-(0)122_(N)與實體區塊124-(0)IM-(N)被分組為系統區302、數據區304、備用區306與取代區308的分組關係會動態地變動。也就是說，當存儲器管理單元204將數據寫入至原本屬於備用區306的實體區塊(例如，實體區塊122-Φ+1))後，此實體區塊會被關聯為數據區304。或者，當數據區304(或備用區306)中的實體區塊損壞時而被取代區308的實體區塊取代時，則此來自於取代區308的實體區塊會被關聯為數據區304(或備用區304)。例如，當快閃記憶體儲存裝置100接受到主機系統1000的主機寫入指令而欲更新(或寫入)數據至數據區中某一實體區塊的某一頁面時，存儲器管理單元204會從備用區中提取一實體區塊並且將欲被更新的實體區塊中的有效舊數據與欲寫入的新數據寫入至從備用區中提取的實體區塊的頁面中，並且將已寫入有效舊數據與新數據的實體區塊邏輯地關聯為數據區，並且將數據區中欲被更新的實體區塊進行抹除並邏輯地關聯為備用區。為了能夠讓主機系統1000能夠順利地存取以輪替方式儲存數據的實體區塊，快閃記憶體儲存裝置100會提供邏輯區塊給主機系統1000，並且記錄邏輯區塊與實體區塊之間的對映關係。圖;3B為本發明第一範例實施例的記錄邏輯區塊與實體區塊之間的對映示意圖。請參照圖3B，快閃記憶體控制器104會配置邏輯區塊350-(0)350_(H)給主機系統1000來進行存取，並且提供轉換層250來將邏輯區塊350-(0)350-(H)對映至快閃記憶體晶片106的數據區304的實體區塊122-(S+1)122-(D)與實體區塊124-(S+1)124-(D)。必須了解的是，如上所述，實體區塊122-(0)122-(N)與實體區塊124-(0)124_(N)被分組為系統區302、數據區304、備用區306與取代區308的分組關係會隨著快閃記憶體裝置100的運作動態地變動，因此，邏輯區塊350-(0)-350-(H)與實體區塊122-(S+1)122-(D)和實體區塊124-(S+1)124-(D)之間的對映關係也會動態地改變。例如，在邏輯區塊350-(0)對映數據區304的實體區塊122-(S+1)的例子中，倘若主機系統1000欲更新實體區塊122-(S+1)中的數據時，存儲器管理單元204從備用區306中提取實體區塊122-Φ+1)以將數據寫入至實體區塊122-(D+1)，並且將實體區塊122-(D+1)關聯為數據區304及將實體區塊122-(S+1)關聯為備用區306。此時，邏輯區塊350-(0)會變成對映實體區塊122-(D+1)。在本範例實施例中，轉換層250具有邏輯區塊-實體區塊對映表(logicalblock-physicalblockmappingtable)以記錄邏輯區塊所對映的實體區塊。並且，主機系統1000僅需在所提供的邏輯區塊350-(0)350-(H)上存取數據，而快閃記憶體控制器104會依據邏輯區塊-實體區塊對映表來在實體區塊中實際地寫入與讀取數據。例如，每一邏輯區塊350-(0)350-(H)會包括多個邏輯頁面，且每一邏輯頁面是由多個邏輯扇區所組成，其中這些邏輯扇區就是主機系統1000的存取單位，因此當主機系統1000在這些邏輯扇區中存取數據時，快閃記憶體控制器104就可依據所存取的邏輯扇區所屬的邏輯區塊來在實體區塊中實際地存取數據。此外，值得一提的是，邏輯區塊-實體區塊對映表會被儲存於快閃記憶體晶片106中(例如，系統區中)，並且在快閃記憶體儲存裝置100運作期間，邏輯區塊-實體區塊對映表會被載入至緩衝存儲器210中以使得存儲器管理單元204能夠讀取與更新邏輯區塊-實體區塊對映表。然而，在緩衝存儲器210的儲存空間有限下，緩衝存儲器210無法暫存記錄所有邏輯區塊的對映關係的邏輯區塊-實體區塊對映表。因此，在本範例實施例中存儲器管理單元204會將邏輯區塊350-(0)~350-(H)分組為邏輯區域(logicalzone)360-(0)與360-(1)，並且為邏輯區域360-(0)與360-(1)分別地配置邏輯區塊-實體區塊對映表260-(0)260-(1)0具體來說，在邏輯區塊350-(0)350-(H)中邏輯區塊350-(0)350-(G)會被分組為邏輯區域360-(0)並且邏輯區塊350(G+1)350-(H)會被分組為邏輯區域360-(1)，其中邏輯區塊350-(0)350-(G)的對映信息會被記錄在邏輯區塊-實體區塊對映表沈0-(0)中，而邏輯區塊350(G+1)350-(H)對映信息會被記錄在邏輯區塊-實體區塊對映表沈0-(1)。也就是說，每一邏輯區塊會屬於其中一個邏輯區域，並且存儲器管理單元204將邏輯區塊的對映關係分別地記錄在其所屬邏輯區域的邏輯區塊-實體區塊對映表中。基於此，當主機系統1000欲存取某一邏輯區塊時，存儲器管理單元204會依據欲存取的邏輯區塊所屬的邏輯區域來從快閃記憶體晶片106中載入對應的邏輯區塊-實體區塊對映表至緩衝存儲器210，並且依據對應的邏輯區塊-實體區塊對映表來進行數據的存取。之後，當需存取另一邏輯區域的邏輯區塊時，存儲器管理單元204會將目前使用的邏輯區塊-實體區塊對映表回存至快閃記憶體晶片106中並載入對應的另一邏輯區塊-實體區塊對映表至緩衝存儲器210。基於此，可避免緩衝存儲器210無法儲存所有邏輯區塊的對映關係的問題。必須了解的是，在本範例實施例中，雖然是將邏輯區塊區分為兩個邏輯區域來作說明，然而本發明不限於此，上述邏輯區域的數目可為任意數目。為能夠識別每一邏輯區塊所對映的邏輯區域，在本範例實施例中，轉換層250包括邏輯區塊-邏輯區域對映表270以記錄邏輯區塊與邏輯區域之間的對映關係。例如，邏輯區塊-邏輯區域對映表270會被儲存在快閃記憶體晶片106中(例如，系統區中)，並且在快閃記憶體儲存裝置100運作時，存儲器管理單元204會將邏輯區塊-邏輯區域對映表270載入至緩衝存儲器210並且依據邏輯區塊-邏輯區域對映表270來載入對應的邏輯區塊-實體區塊對映表。另外，在快閃記憶體儲存裝置Ioo準備停止運作時，存儲器管理單元204會將邏輯區塊-邏輯區域對映表270回存至快閃記憶體晶片106中。值得一提的是，在本範例實施例中，存儲器管理單元204是通過維護邏輯區塊-邏輯區域對映表270來記錄邏輯區塊與邏輯區域的對映關係，然而在本發明另一範例實施例中，存儲器管理單元204也可通過一數學運算式來判斷邏輯區塊所屬的邏輯區域，或者使用邏輯區塊-實體區塊對映表來記錄邏輯區塊所屬的邏輯區域。圖4為本發明第一範例實施例的邏輯區塊與實體區塊的對映範例示意圖。在本範例實施例中，在第0快閃記憶體模組122與快閃記憶體控制器104之間配置有第0數據輸入/輸出總線132，且在第1快閃記憶體模組IM與快閃記憶體控制器104之間配置有第1數據輸入/輸出總線134，也就是說，快閃記憶體控制器104是經由第0數據輸入/輸出總線132來存取實體區塊122-(0)122-(N)，並且是經由第1數據輸入/輸出總線134來存取實體區塊124-(0)IM-(N)。特別是，第0數據輸入/輸出總線132與第1數據輸入/輸出總線134是彼此獨立，因此快閃記憶體控制器104能夠同時使用第0數據輸入/輸出總線132與第1數據輸入/輸出總線134來存取第0快閃記憶體模組122與第1快閃記憶體模組124。例如，在主機系統1000欲讀取邏輯區塊350-(0)中的數據且目前邏輯區塊350-(0)是對映實體區塊122-(S+1)的例子中，當存儲器管理單元204從主機系統1000接收到主機讀取指令時，存儲器管理單元204會依據主機讀取指令中的信息判斷此主機讀取指令是對應邏輯區塊350-(0)並且依據邏輯區塊350-(0)所屬的邏輯區域對應的邏輯區塊-實體區塊對映表(例如，邏輯區塊-實體區塊對映表260-0)而識別邏輯區塊350-(0)是對映實體區塊122-(S+1)。此外，由於實體區塊122-(S+1)是屬於第0快閃記憶體模組122，因此存儲器管理單元204會判斷此主機讀取指令是對應第0數據輸入/輸出總線132，也就是說，存儲器管理單元204會經由第0數據輸入/輸出總線132來讀取此主機讀取指令欲讀取的數據。值得一提的是，在本發明範例實施例中，當主機系統1000欲下達多個主機讀取指令時，主機系統1000會先傳送關於這些主機讀取指令的指令排序信息。通過此指令排序信息，存儲器管理單元204會依據所有主機讀取指令所對應的邏輯區塊與所對應的數據輸入/輸出總線來重新排列這些主機讀取指令的順序以產生下達指令順序，並且將所產生的下達指令順序回應給主機系統1000。之後，主機系統1000會依照所接收到的下達指令順序來傳送這些主機讀取指令。例如，主機系統1000會使用原生指令排序(NativeCommandQueuing,NCQ)來傳送關於多個主機讀取指令的指令排序信息。在使用NCQ協定來傳送關於多個主機讀取指令的指令排序信息的例子中，連接器102與主機接口單元206是支援NCQ協定，並且主機系統1000與快閃記憶體控制器104之間是經由連接器102與主機接口單元206以NCQ協定來傳送主機讀取指令。特別是，在本範例實施例中，存儲器管理單元204會依據下達指令順序經由第0數據輸入/輸出總線132與第1數據輸入/輸出總線134同時讀取對應兩個主機讀取指令的數據。以下將以一數據讀取範例來詳細說明存儲器管理單元204如何依據所有主機讀取指令所對應的數據輸入/輸出總線來重新排列這些主機讀取指令的順序，並且同時讀取對應兩個主機讀取指令的數據。在此數據讀取範例中，主機系統1000傳送指令排序信息給快閃記憶體儲存裝置100，其中此指令排序信息是指示主機系統1000欲下達多個主機讀取指令，其中包括欲讀取邏輯區塊350-(0)中的數據的第1主機讀取指令CM1、欲讀取邏輯區塊350-(1)中的數據的第2主機讀取指令CM2、欲讀取邏輯區塊350-(G+1)中的數據的第3主機讀取指令CM3與欲讀取邏輯區塊350-(6+的第4主機讀取指令CM4。在此，假設邏輯區塊350-(0)是對映實體區塊122-(S+1)、邏輯區塊350-(1)是對映實體區塊122-(S+2)、邏輯區塊350-(G+l)是對映實體區塊124-(S+1)且邏輯區塊350-(G+2)是對映實體區塊124-(S+2)(如圖4所示)。圖5A與圖5B為本發明第一範例實施例的存儲器管理單元重新排列主機讀取指令以產生下達指令順序的範例示意圖。當快閃記憶體控制器104經由連接器102接收包含依序以第1主機讀取指令CM1、第2主機讀取指令CM2、第3主機讀取指令CM3與第4主機讀取指令CM4為傳送順序(如圖5A所示)的指令排序信息時，存儲器管理單元204會依據此指令排序信息中這些主機讀取指令對應的邏輯區塊和記錄於轉換層250中的信息(例如，邏輯區塊-實體區塊對映表)來識別第1主機讀取指令CMl是對應第0數據輸入/輸出總線132、第2主機讀取指令CM2是對應第0數據輸入/輸出總線132、第3主機讀取指令CM3是對應第1數據輸入/輸出總線134且第4主機讀取指令CM4是對應第1數據輸入/輸出總線134。也就是說，存儲器管理單元204需經由第0數據輸入/輸出總線132來讀取第1主機讀取指令CMl與第2主機讀取指令CM2欲讀取的數據，並且需經由第1數據輸入/輸出總線134來讀取第3主機讀取指令CM3與第4主機讀取指令CM4欲讀取的數據。如上所述，由於快閃記憶體控制器104可同時使用第0數據輸入/輸出總線132與第1數據輸入/輸出總線134來存取第0快閃記憶體模組122與第1快閃記憶體模組124，因此存儲器管理單元204會將對應不同的數據輸入/輸出總線的主機讀取指令接續排列，由此通過經由多條數據輸入/輸出總線同步地讀取數據來縮短執行讀取指令的時間。例如，如圖5B所示，在此數據讀取範例中，存儲器管理單元204會以第1主機讀取指令CM1、第3主機讀取指令CM3、第2主機讀取指令CM2與第4主機讀取指令CM4的順序來產生下達指令順序，並將所產生的下達指令順序傳送給主機系統1000，其中對應第1主機讀取指令CMl與第3主機讀取指令CM3的數據可被從快閃記憶體晶片106中同步地讀取，而對應第2主機讀取指令CM2與第4主機讀取指令CM4的數據可被從快閃記憶體晶片106中同步地讀取。之後，當主機系統1000接收到此下達指令順序時，主機系統1000會先下達第1主機讀取指令CMl，並且存儲器管理單元204會開始處理第1主機讀取指令CMl以依據對應的邏輯區塊350-(0)經由第0數據輸入/輸出總線132從實體區塊122-(S+1)中來讀取數據。特別是，在處理第1主機讀取指令CMl的同時，存儲器管理單元204會經由第1數據輸入/輸出總線134來讀取第3主機讀取指令CM3欲讀取的數據(S卩，儲存在邏輯區塊350-(G+1)所對應的實體區塊124-(S+1)中的數據)。更詳細來說，雖然主機系統1000僅下達第1主機讀取指令CMl，然而依據下達指令順序存儲器管理單元204已得知下一個指令為第3主機讀取指令CM3且第1數據輸入/輸出總線134是處於閒置狀態，因此存儲器管理單元204會在處理第1主機讀取指令CMl時同步地讀取對應第3主機讀取指令CM3的數據。之後，當存儲器管理單元204將對應第1主機讀取指令CMl的數據傳送給主機系統1000後，主機系統1000會下達下一個指令(即，第3主機讀取指令CM!3)，此時存儲器管理單元204會直接地將對應第3主機讀取指令CM3的數據傳送給主機系統1000，而無需再從快閃記憶體晶片106中讀取數據。接著，在主機系統1000接收到對應第3主機讀取指令CM3的數據後，主機系統1000會下達下一個指令(即，第2主機讀取指令CiC)，並且存儲器管理單元204會開始處理第2主機讀取指令CM2以依據對應的邏輯區塊350-(1)經由第0數據輸入/輸出總線132從實體區塊122-(S+2)中來讀取數據。類似地，在處理第2主機讀取指令CM2的同時，存儲器管理單元204會經由第1數據輸入/輸出總線134來讀取對應第4主機讀取指令CM4欲讀取的數據(即，儲存在邏輯區塊350-(G+2)所對應的實體區塊124-(S+2)中的數據)。之後，當存儲器管理單元204將對應第2主機讀取指令CM2的數據傳送給主機系統1000後，主機系統1000會下達下一個指令(即，第4主機讀取指令CM4)，此時存儲器管理單元204會直接地將對應第4主機讀取指令CM4的數據傳送給主機系統1000，而無需再從快閃記憶體晶片106中讀取數據。在此範例中，存儲器管理單元204會重新排列主機讀取指令的傳送順序，並且在執行第1主機讀取指令CMl時同時預先讀取對應第3主機讀取指令CM3的數據以及在執行第2主機讀取指令CM2時同時預先讀取對應第4主機讀取指令CM4的數據。例如，存儲器管理單元204會在處理第一(即，目前)主機讀取指令(例如，第1主機讀取指令CMl與第2主機讀取指令CiC)時預先讀取對應第二(即，後續)主機讀取指令的數據(例如，第3主機讀取指令CM3與第4主機讀取指令CM4)並將預先讀取的數據暫存於緩衝存儲器210中。之後，當接收到第二主機讀取指令時，則直接地從緩衝存儲器210中將對應的數據傳送給主機系統1000，由此可大幅縮短執行主機讀取指令的時間。圖6為本發明第一範例實施例所繪示快閃記憶體控制器執行數據讀取方法的流程圖。請參照圖6，首先，在步驟S601中快閃記憶體控制器104會從主機系統1000中接收關於欲傳送的多個主機讀取指令的指令排序信息。接著，在步驟S603中快閃記憶體控制器104會依據每一主機讀取指令所對應的邏輯區塊判斷每一主機讀取指令所對應的數據輸入/輸出總線。具體來說，在步驟S601中快閃記憶體控制器104是使用NCQ協定從主機系統1000中接收指令排序信息，以獲知主機系統1000欲傳送的多個主機讀取指令的指令排序數據。然而，必須了解的是，本發明不限於此，在本發明另一範例實施例中，快閃記憶體控制器104也可使用其他適當的方式從主機系統1000中接收關於欲傳送的多個主機讀取指令的指令排序信息。在步驟S605中快閃記憶體控制器104會依據每一主機讀取指令所對應的數據輸入/輸出總線來產生下達指令順序，並且在步驟S607中將所產生的下達指令順序傳送給主機系統1000。之後，在步驟S609中快閃記憶體控制器104會依據下達指令順序從主機系統1000中接收主機讀取指令，並且在步驟S611中判斷所接收到的主機讀取指令對應的數據是否已暫存於緩衝存儲器210中。倘若所接收到的主機讀取指令對應的數據已暫存於緩衝存儲器210中時，則在步驟S613中從緩衝存儲器210中將主機讀取指令對應的數據傳送給主機系統1000，並且在步驟S615判斷是否已執行主機系統1000欲傳送的所有主機讀取指令。倘若已執行所有主機讀取指令時，則結束圖6的流程；反之，則執行步驟S609來繼續接收下一個主機讀取指令。倘若所接收到的主機讀取指令對應的數據未暫存於緩衝存儲器210中時，則在步驟S617中從快閃記憶體晶片106中讀取對應此主機讀取指令的數據並且依據下達指令順序同時讀取對應其他主機讀取指令的數據。具體來說，在步驟S617中，快閃記憶體控制器104在處理第一主機讀取指令時會依據下達指令順序來預先讀取對應第二主機讀取指令的數據，其中這些第二主機讀取指令所對的數據輸入/輸出總線是不同於第一主機讀取指令所對應的數據輸入/輸出總線。也就是說，快閃記憶體控制器104會利用處理第一主機讀取指令的期間使用其他閒置的數據輸入/輸出總線來預先讀取對應第二主機讀取指令的數據。在步驟S619中將對應第一主機讀取指令的數據傳送給主機系統1000並且將預先讀取的數據暫存於緩衝存儲器210中。接著，快閃記憶體控制器104會執行步驟S615。本發明第二範例實施例的快閃記憶體儲存裝置與主機系統本質上是相同於第一範例實施例的快閃記憶體儲存裝置與主機系統，其中差異在於第二範例實施例的存儲器管理單元會以不同的方式來重新排列主機系統欲傳送的主機讀取指令的傳送順序。以下將配合第一範例實施例的圖1A、圖1D、圖3A、圖;3B與圖4來描述第二範例實施例。在第一範例實施例中，快閃記憶體控制器104的存儲器管理單元204會從主機系統1000中接收關於主機讀取指令的指令排序信息並依據主機讀取指令所對應的數據輸入/輸出總線來產生下達指令順序，由此通過同步地通過多條數據輸入/輸出總線預先讀取第二主機讀取指令的數據來縮短執行主機讀取指令的時間。除了依據主機讀取指令所對應的數據輸入/輸出總線來產生下達指令順序之外，在本發明第二範例實施例中存儲器管理單元204更會依據主機讀取指令所對應的邏輯區塊所屬的邏輯區域來產生下達指令順序，以更縮短執行主機讀取指令的時間。具體來說，如上所述，邏輯區塊350-(0)350_(H)會被分組為邏輯區域360-(0)與邏輯區域360-(1)，並且存儲器管理單元204會為每一邏輯區域配置獨立的邏輯區塊-實體區塊對映表。因此，當主機系統1000存取屬於不同邏輯區域的邏輯區塊時，存儲器管理單元204需從快閃記憶體晶片106中載入對應的邏輯區塊-實體區塊對映表，因此若在執行多筆主機讀取指令時，能夠減少不同邏輯區塊-實體區塊對映表之間的切換，將能夠有效縮短執行主機讀取指令的時間。以下將以一數據讀取範例來詳細說明在第二範例實施例中存儲器管理單元204如何依據所有主機讀取指令所對應的邏輯區塊、所對應的數據輸入/輸出總線以及所對應的邏輯區域來重新排列這些主機讀取指令的順序，並且同時讀取對應兩個主機讀取指令的數據。在此數據讀取範例中，主機系統1000傳送指令排序信息給快閃記憶體儲存裝置100，其中此指令排序信息是指示主機系統1000欲下達多個主機讀取指令，其中包括欲讀取邏輯區塊350-(0)中的數據的第1主機讀取指令CM1、欲讀取邏輯區塊350-(1)中的數據的第2主機讀取指令CM2、欲讀取邏輯區塊350-(G+l)中的數據的第3主機讀取指令CM3與欲讀取邏輯區塊350-(G+2)的第4主機讀取指令CM4。在此，假設邏輯區塊350-(0)是對映實體區塊122-(S+1)、邏輯區塊350-(1)是對映實體區塊122-(S+2)、邏輯區塊350-(G+1)是對映實體區塊124-(S+1)且邏輯區塊350-(6+是對映實體區塊124-(S+2)，其中邏輯區塊350-(0)與邏輯區塊350-(1)是屬於邏輯區域360-(0)且邏輯區塊350-(G+1)與邏輯區塊350-(6+是屬於邏輯區域360-(1)(如圖4所示)。此外，假設目前載入於緩衝存儲器210中的邏輯區塊-實體區塊對映表是對應邏輯區域360-(1)的邏輯區塊-實體區塊對映^260-(1)ο圖7A、圖7B與圖7C為本發明第二範例實施例的存儲器管理單元重新排列主機讀取指令以產生下達指令順序的範例示意圖。當快閃記憶體控制器104接收到以第1主機讀取指令CMl、第2主機讀取指令CM2、第3主機讀取指令CM3與第4主機讀取指令CM4為順序(如圖7A所示)的指令排序信息時，存儲器管理單元204會依據此指令排序信息中這些主機讀取指令對應的邏輯區塊和記錄於轉換層250中的信息(例如，邏輯區塊-實體區塊對映表)來識別第1主機讀取指令CMl是對應第0數據輸入/輸出總線132、第2主機讀取指令CM2是對應第0數據輸入/輸出總線132、第3主機讀取指令CM3是對應第1數據輸入/輸出總線134且第4主機讀取指令CM4是對應第1數據輸入/輸出總線134。也就是說，存儲器管理單元204需經由第0數據輸入/輸出總線132來讀取第1主機讀取指令CMl與第2主機讀取指令CM2欲讀取的數據，並且需經由第1數據輸入/輸出總線134來讀取第3主機讀取指令CM3與第4主機讀取指令CM4欲讀取的數據。例如，如圖7B所示，存儲器管理單元204會先依據主機讀取指令所對應的數據輸入/輸出總線以第1主機讀取指令CM1、第3主機讀取指令CM3、第2主機讀取指令CM2與第4主機讀取指令CM4的順序來排列主機系統1000欲發送的主機讀取指令，其中對應第1主機讀取指令CMl與第3主機讀取指令CM3的數據可被從快閃記憶體晶片106中同步地讀取，而對應第2主機讀取指令CM2與第4主機讀取指令CM4的數據可被從快閃記憶體晶片106中同步地讀取。接著，存儲器管理單元204會再依據目前暫存於緩衝存儲器中的邏輯區塊-實體區塊對映表來調整預期的下達指令順序。例如，目前暫存於緩衝存儲器中的邏輯區塊-實體區塊對映表是對應邏輯區域360-(1)的邏輯區塊-實體區塊對映表沈0-(1)，因此在第1主機讀取指令CMl與第3主機讀取指令CM3中存儲器管理單元204會優先處理對應邏輯區域360-(1)的第3主機讀取指令CM3，再處理第1主機讀取指令CMl。之後，當處理第1主機讀取指令CMl時，載入於緩衝存儲器中的邏輯區塊-實體區塊對映表沈0-(1)將會被切換為對應邏輯區域360-(0)的邏輯區塊-實體區塊對映表沈0-(0)，因此，在處理第1主機讀取指令CMl之後，相較於第4主機讀取指令CM4，存儲器管理單元204會優先處理對應邏輯區域360-(0)的第2主機讀取指令CM2。基此，如圖7C所示，存儲器管理單元204會以第3主機讀取指令CM3、第1主機讀取指令CMl、第2主機讀取指令CM2與第4主機讀取指令CM4的順序來產生下達指令順序，並且將所產生的下達指令順序傳送給主機系統1000。之後，當主機系統1000接收到此下達指令順序時，主機系統1000會先發送第3主機讀取指令CM3，並且存儲器管理單元204會開始處理第3主機讀取指令CM3以依據對應的邏輯區塊350-(G+l)經由第1數據輸入/輸出總線134從實體區塊124-(S+1)中來讀取數據。並且，在處理第3主機讀取指令CM3的同時，存儲器管理單元204會經由第0數據輸入/輸出總線132來讀取對應第1主機讀取指令CMl欲讀取的數據(即，儲存在邏輯區塊350-(0)所對應之實體區塊122-(S+1)中的數據)。期間，存儲器管理單元204先依據已載入於緩衝存儲器210的邏輯區塊-實體區塊對映表沈0-(1)來獲取相關的對映信息，並且之後關閉邏輯區塊-實體區塊對映表260-(1)與載入邏輯區塊-實體區塊對映表沈0-(0)來獲取相關的對映信息。之後，當存儲器管理單元204將對應第3主機讀取指令CM3的數據傳送給主機系統1000後，主機系統1000會下達下一個指令(即，第1主機讀取指令CMl)，此時存儲器管理單元204會直接地從緩衝存儲器210中將對應第1主機讀取指令CMl的數據傳送給主機系統1000，而無需再從快閃記憶體晶片106中讀取數據。在主機系統1000接收到第1主機讀取指令CMl的數據後，主機系統1000會發送下一個指令(即，第2主機讀取指令CiC)，並且存儲器管理單元204會開始處理第2主機讀取指令CM2以依據對應的邏輯區塊350-(1)經由第0數據輸入/輸出總線132從實體區塊122-(S+2)中來讀取數據。類似地，在處理第2主機讀取指令CM2的同時，存儲器管理單元204會經由第1數據輸入/輸出總線134來讀取對應第4主機讀取指令CM4欲讀取的數據(即，儲存在邏輯區塊350-(G+2)所對應之實體區塊124-(S+2)中的數據)。期間，存儲器管理單元204先依據已載入於緩衝存儲器210的邏輯區塊-實體區塊對映表沈0-(0)來獲取相關的對映信息，並且之後關閉邏輯區塊-實體區塊對映表沈0-(0)與載入邏輯區塊-實體區塊對映表260-(1)來獲取相關的對映信息。之後，當存儲器管理單元204將對應第2主機讀取指令CM2的數據傳送給主機系統1000後，主機系統1000會下達下一個指令(即，第4主機讀取指令CM4)，此時存儲器管理單元204會立即將對應第4主機讀取指令CM4的數據傳送給主機系統1000。值得一提的是，在上述數據讀取範例中，對應同一數據輸入/輸出總線的邏輯區塊是屬於同一邏輯區域，然而本發明不限於此，在本發明另一範例實施例中，對應不同數據輸入/輸出總線的邏輯區塊也可以是屬於同一邏輯區域。圖8A、圖8B與圖8C為本發明第二範例實施例的存儲器管理單元重新排列主機讀取指令以產生下達指令順序的範例示意圖。例如，在邏輯區塊350-(0)與邏輯區塊350-(G+l)是屬於邏輯區域360-(0)且邏輯區塊350-(1)與邏輯區塊350-(G+2)是屬於邏輯區域360-(1)的另一範例實施例中，假設在上述數據讀取範例中存儲器管理單元204先依據主機讀取指令所對應的數據輸入/輸出總線將主機系統1000所傳送的多筆主機讀取指令的順序(如圖8A所示)以第1主機讀取指令CMl、第3主機讀取指令CM3、第2主機讀取指令CM2與第4主機讀取指令CM4的順序(如圖8B所示)來排列之後，由於目前載入於緩衝存儲器中的邏輯區塊-實體區塊對映表是對應邏輯區域360-(1)的邏輯區塊-實體區塊對映表沈0_(1)，因此存儲器管理單元204會預期優先處理對應邏輯區域360-(1)的第2主機讀取指令CM2或第4主機讀取指令CM4。基於此，在對應第1主機讀取指令CMl與第3主機讀取指令CM3的數據可被從快閃記憶體晶片106中同步地讀取，而對應第2主機讀取指令CM2與第4主機讀取指令CM4的數據可被從快閃記憶體晶片106中同步地讀取的情況下，例如，存儲器管理單元204會以第2主機讀取指令CM2、第4主機讀取指令CM4、第1主機讀取指令CMl與第3主機讀取指令CM3的順序(如圖8C所示)來產生下達指令順序。基此，存儲器管理單元204僅需於處理第1主機讀取指令CMl時關閉邏輯區塊-實體區塊對映表260-(1)與載入邏輯區塊-實體區塊對映表沈0-(0)來獲取相關的對映信息。基於上述，在本發明第二範例實施例中，存儲器管理單元204還依據每一主機讀取指令所對應的邏輯區域來產生下達指令順序，因此可減少切換邏輯區塊-實體區塊對映表的次數，而更縮短執行主機讀取指令的時間。圖9為本發明第二範例實施例的快閃記憶體控制器執行數據讀取方法的流程圖。請參照圖9，圖9中的步驟S901、S903、S907、S909、S911、S913、S915、S917與S919是相同於圖6中的步驟S601、S603、S607、S609、S611、S613、S615、S617與S619，在此不再重複說明。圖9與圖6的差異在於快閃記憶體控制器104會依據每一主機讀取指令所對應的數據輸入/輸出總線以及所對應的邏輯區域來產生下達指令順序(S905)。值得一提的是，儘管上述範例實施例是以兩個快閃記憶體模組與兩條數據輸入/輸出總線來進行說明，然而本發明不限於此，快閃記憶體模組與數據輸入/輸出總線的數目可以是任意數目。綜上所述，根據本發明範例實施例的數據讀取方法通過接收關於主機讀取指令的指令排序信息以及依據主機讀取指令所對應的數據輸入/輸出匯流來重新排列多個主機讀取指令的傳送順序，並且經由多條數據輸入/輸出總線來同步地讀取與預讀取對應不同主機讀取指令的數據，由此可大幅度地縮短執行主機讀取指令的時間。此外，在本發明另一範例實施例中，除了依據主機讀取指令所對應的數據輸入/輸出匯流之外，根據本發明範例實施例的數據讀取方法還依據主機讀取指令所對應的邏輯區域來重新排列多個主機讀取指令的發送順序，由此可減少切換邏輯區塊-實體區塊對映表的次數，進而縮短執行主機讀取指令的時間。最後應說明的是以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。權利要求1.一種數據讀取方法，適用於由一快閃記憶體控制器處理來自於一主機系統的多個主機讀取指令以從多個快閃記憶體模組中讀取對應所述主機讀取指令的數據，其中該快閃記憶體控制器分別地經由多條數據輸入/輸出總線電性連接至所述快閃記憶體模組並且每一所述快閃記憶體模組具有多個實體區塊，該數據讀取方法包括配置多個邏輯區塊，其中所述邏輯區塊對映所述快閃記憶體模組中的部份所述實體區塊；從該主機系統中接收關於所述主機讀取指令的一指令排序信息，其中每一所述主機讀取指令對應所述邏輯區塊的其中之一且每一所述邏輯區塊對應所述數據輸入/輸出總線的其中之一；依據所述主機讀取指令所對應的所述數據輸入/輸出總線來重新排列所述主機讀取指令的順序與產生一下達指令順序；將該下達指令順序傳送給該主機系統；以及依據該下達指令順序從該主機系統中依序地接收所述主機讀取指令並且依據所述主機讀取指令從所述快閃記憶體模組中讀取對應所述主機讀取指令的數據。2.根據權利要求1所述的數據讀取方法，其中從該主機系統中接收關於所述主機讀取指令的指令排序信息的步驟包括使用一原生指令排序NCQ協定從該主機系統中接收關於所述主機讀取指令的指令排序信息。3.根據權利要求1所述的數據讀取方法，其中依據該下達指令順序從該主機系統中依序地接收所述主機讀取指令並且依據所述主機讀取指令從所述快閃記憶體模組中讀取對應所述主機讀取指令的數據的步驟包括當從該主機系統中接收到所述主機讀取指令中的一第一主機讀取指令時，經由所述數據輸入/輸出總線從所述快閃記憶體模組中同步地讀取對應該第一主機讀取指令的數據和所述主機讀取指令中的至少一第二主機讀取指令的數據，其中該第一主機讀取指令和該至少一第二主機讀取指令是對應所述數據輸入/輸出總線中不同的數據輸入/輸出總線；以及將對應該第一主機讀取指令的數據傳送給該主機系統。4.根據權利要求3所述的數據讀取方法，還包括將對應該至少一第二主機讀取指令的數據暫存於該快閃記憶體控制器的一緩衝存儲器中。5.根據權利要求4所述的數據讀取方法，其中依據該下達指令順序從該主機系統中依序地接收所述主機讀取指令並且依據所述主機讀取指令從所述快閃記憶體模組中讀取對應所述主機讀取指令的數據的步驟還包括當從該主機系統中接收到該至少一第二主機讀取指令時，從該緩衝存儲器中將對應該至少一第二主機讀取指令的數據傳送給該主機系統。6.根據權利要求4所述的數據讀取方法，還包括將所述邏輯區塊分組為多個邏輯區域，以及為每一所述邏輯區域配置一邏輯區塊-實體區塊對映表，其中每一所述邏輯區塊對應所述邏輯區塊-實體區塊對映表的其中之一；以及載入所述邏輯區塊-實體區塊對映表的其中之一至該緩衝存儲器中。7.根據權利要求6所述的數據讀取方法，其中依據所述主機讀取指令所對應的所述數據輸入/輸出總線重新排列所述主機讀取指令的順序與產生該下達指令順序的步驟包括依據所述主機讀取指令所對應的所述數據輸入/輸出總線與所述邏輯區域來重新排列所述主機讀取指令的順序與產生該下達指令順序。8.根據權利要求7所述的數據讀取方法，其中依據所述主機讀取指令所對應的所述數據輸入/輸出總線與所述邏輯區域來重新排列所述主機讀取指令的順序與產生該下達指令順序的步驟包括在該下達指令順序中優先安排所述主機讀取指令中的至少一主機讀取指令，其中該至少一主機讀取指令所對應的邏輯區塊是對應被載入於該緩衝存儲器中的邏輯區塊-實體區塊對映表。9.一種快閃記憶體控制器，用於處理來自於一主機系統的多個主機讀取指令以從多個快閃記憶體模組中讀取對應所述主機讀取指令的數據，其中每一所述快閃記憶體模組具有多個實體區塊，該快閃記憶體控制器包括一微處理器單元；一快閃記憶體接口單元，電性連接至該微處理器單元，用以經由多條數據輸入/輸出總線電性連接至所述快閃記憶體模組；一主機接口單元，電性連接至該微處理器單元，用以連接該主機系統；以及一存儲器管理單元，電性連接至該微處理器單元，用以配置多個邏輯區塊，其中所述邏輯區塊對映所述快閃記憶體模組中的部分所述實體區塊，其中該存儲器管理單元經由該主機接口單元從該主機系統中接收關於所述主機讀取指令的一指令排序信息，其中每一所述主機讀取指令對應所述邏輯區塊的其中之一且每一所述邏輯區塊對應所述數據輸入/輸出總線的其中之一，其中該存儲器管理單元依據所述主機讀取指令所對應的所述數據輸入/輸出總線來重新排列所述主機讀取指令的順序與產生一下達指令順序，並且將該下達指令順序傳送給該主機系統，其中該存儲器管理單元依據該下達指令順序經由該主機接口單元從該主機系統中依序地接收所述主機讀取指令並且依據所述主機讀取指令經由該快閃記憶體接口單元從所述快閃記憶體模組中讀取對應所述主機讀取指令的數據。10.根據權利要求9所述的快閃記憶體控制器，其中該主機接口單元為支援一原生指令排序NCQ協定。11.根據權利要求9所述的快閃記憶體控制器，其中當該主機接口單元從該主機系統中接收到所述主機讀取指令中的一第一主機讀取指令時，該存儲器管理單元經由所述數據輸入/輸出總線從所述快閃記憶體模組中同步地讀取對應該第一主機讀取指令的數據和所述主機讀取指令中的至少一第二主機讀取指令的數據並且將對應該第一主機讀取指令的數據傳送給該主機系統，其中該第一主機讀取指令和該至少一第二主機讀取指令是對應所述數據輸入/輸出總線中不同的數據輸入/輸出總線。12.根據權利要求11所述的快閃記憶體控制器，還包括一緩衝存儲器，電性連接至該微處理器單元，其中該存儲器管理單元將對應該至少一第二主機讀取指令的數據暫存於該緩衝存儲器中。13.根據權利要求12所述的快閃記憶體控制器，其中當該存儲器管理單元從該主機系統中接收到該至少一第二主機讀取指令時，該存儲器管理單元從該緩衝存儲器中將對應該至少一第二主機讀取指令的數據傳送給該主機系統。14.根據權利要求12所述的快閃記憶體控制器，其中該存儲器管理單元將所述邏輯區塊分組為多個邏輯區域，並且為每一所述邏輯區域配置一邏輯區塊-實體區塊對映表，其中每一所述邏輯區塊對應所述邏輯區塊-實體區塊對映表的其中之一，其中該存儲器管理單元載入所述邏輯區塊-實體區塊對映表的其中之一至該緩衝存儲器。15.根據權利要求14所述的快閃記憶體控制器，其中該存儲器管理單元還依據所述主機讀取指令所對應的所述數據輸入/輸出總線與所述邏輯區域來重新排列所述主機讀取指令的順序與產生該下達指令順序。16.根據權利要求15所述的快閃記憶體控制器，其中該存儲器管理單元在該下達指令順序中優先安排所述主機讀取指令中的至少一主機讀取指令，其中該至少一主機讀取指令所對應的邏輯區塊是對應被載入於該緩衝存儲器中的邏輯區塊-實體區塊對映表。17.—種快閃記憶體儲存系統，包括一快閃記憶體晶片，具有多個快閃記憶體模組，並且每一所述快閃記憶體模組具有多個實體區塊；一快閃記憶體控制器，經由多條數據輸入/輸出總線電性連接至所述快閃記憶體模組，用以配置多個邏輯區塊，其中所述邏輯區塊對映所述快閃記憶體模組中的部分所述實體區塊；以及一連接器，電性連接至該快閃記憶體控制器並且用以電性連接一主機系統，其中該快閃記憶體控制器經由該連接器從該主機系統中接收關於多個主機讀取指令的一指令排序信息，其中每一所述主機讀取指令對應所述邏輯區塊的其中之一且每一所述邏輯區塊對應所述數據輸入/輸出總線的其中之一，其中該快閃記憶體控制器依據所述主機讀取指令所對應的所述數據輸入/輸出總線來重新排列所述主機讀取指令的順序與產生一下達指令順序，並且將該下達指令順序傳送給該主機系統，其中該快閃記憶體控制器依據該下達指令順序經由該連接器從該主機系統中依序地接收所述主機讀取指令並且依據所述主機讀取指令經由所述數據輸入/輸出總線從所述快閃記憶體模組中讀取對應所述主機讀取指令的數據。18.根據權利要求17所述的快閃記憶體儲存系統，其中該連接器為支援一原生指令排序NCQ協定。19.根據權利要求17所述的快閃記憶體儲存系統，其中當該快閃記憶體控制器從該主機系統中接收到所述主機讀取指令中的一第一主機讀取指令時，快閃記憶體控制器經由所述數據輸入/輸出總線從所述快閃記憶體模組中同步地讀取對應該第一主機讀取指令的數據和所述主機讀取指令中的至少一第二主機讀取指令的數據並且將對應該第一主機讀取指令的數據傳送給該主機系統，其中該第一主機讀取指令和該至少一第二主機讀取指令是對應所述數據輸入/輸出總線中不同的數據輸入/輸出總線。20.根據權利要求19所述的快閃記憶體儲存系統，還包括一緩衝存儲器，其中該快閃記憶體控制器將對應該至少一第二主機讀取指令的數據暫存於該緩衝存儲器中。21.根據權利要求20所述的快閃記憶體儲存系統，其中當該快閃記憶體控制器從該主機系統中接收到該至少一第二主機讀取指令時，該快閃記憶體控制器從該緩衝存儲器中將對應該至少一第二主機讀取指令的數據傳送給該主機系統。22.根據權利要求20所述的快閃記憶體儲存系統，其中該快閃記憶體控制器將所述邏輯區塊分組為多個邏輯區域，並且為每一所述邏輯區域配置一邏輯區塊-實體區塊對映表，其中每一所述邏輯區塊對應所述邏輯區塊-實體區塊對映表的其中之一，其中該快閃記憶體控制器載入所述邏輯區塊-實體區塊對映表的其中之一至該緩衝存儲器。23.根據權利要求22所述的快閃記憶體儲存系統，其中該快閃記憶體控制器還依據所述主機讀取指令所對應的所述數據輸入/輸出總線與所述邏輯區域來重新排列所述主機讀取指令的順序與產生該下達指令順序。24.根據權利要求23所述的快閃記憶體儲存系統，其中該快閃記憶體控制器在該下達指令順序中優先安排所述主機讀取指令中的至少一主機讀取指令，其中該至少一主機讀取指令所對應的邏輯區塊是對應暫存於該緩衝存儲器中的邏輯區塊-實體區塊對映表。25.根據權利要求20所述的快閃記憶體儲存系統，其中該緩衝存儲器配置在該快閃記憶體控制器中。全文摘要本發明提供了一種數據讀取方法、快閃記憶體控制器與快閃記憶體儲存系統，適用於從多個快閃記憶體模組中讀取主機系統欲存取的數據。本數據讀取方法包括從主機系統中接收關於多個主機讀取指令的指令排序信息，其中每一主機讀取指令對應電性連接至快閃記憶體模組的數據輸入/輸出總線的其中之一。本數據讀取方法也包括依據主機讀取指令所對應的數據輸入/輸出總線來重新排列主機讀取指令與產生下達指令順序，並且依據此下達指令順序從主機系統中依序地接收與處理主機讀取指令，同時預讀取第二主機讀取指令的數據。基此，本數據讀取方法可有效地縮短執行主機讀取指令的時間。文檔編號G06F3/06GK102043588SQ20091017576公開日2011年5月4日申請日期2009年10月13日優先權日2009年10月13日發明者葉志剛申請人:群聯電子股份有限公司