任意波形低頻信號源的製作方法

2023-05-09 13:11:56

專利名稱：任意波形低頻信號源的製作方法
技術領域：
本實用新型涉及一種任意波形低頻信號源，是一種具有用小規模集成電路
搭建的直接數字合成(DDS: Direct Digital Synthesis)用相位累加器的任意波形 低頻信號源，屬於儀器、儀表技術領域。
背景技術：
虛擬信號源是在微機的控制下，能對通過計算或存儲得到的一系列數據， 經過D/A變換後輸出所需的任意波形信號的虛擬儀器。
目前產生低頻信號的主要方法有直接模擬法和直接數字法兩種。 直接模擬法一般都是由自由振蕩器產生原始波形，然後經過轉換電路將原 始波形轉換成其他波形，所需要的波形要經過放大和衰減後輸出，顯然這種方 式產生的波形種類有限，每增加一種波形，都要增加相應的轉換電路，整個電 路變得很複雜，最重要的是要產生用戶所需要的任意的複雜波形幾乎是不可能 的。
直接數字法是採用直接數字合成(DDS : Direct Digital Synthesis)技術實
現信號的方法，可以產生所需要的任意的複雜波形，相位累加器是DDS虛擬信 號源電路的核心部分。DDS技術具有頻率轉換速度快、頻率解析度高、易於控 制等突出特點。該技術近年來發展得很快，但是其相位累加器集成於晶片內部， 無法了解其具體電路的實現過程，這對於用戶應用限制很大，比如無法直接在 目前廣泛應用的FPGA、 CPLD中使用。常用DDS晶片AD9851的相位累加器 既是如此。
目前使用的直接數字合成技術輸出的波形有限，比如常用的DDS晶片 AD9851隻能輸出方波或正弦波。
發明內容
本實用新型所要解決的技術問題是提供一種具有用小規模集成電路搭建的 DDS用相位累加器的任意波形低頻信號源。
本實用新型解決其技術問題所採用的技術方案
本實用新型是在現有的直接數字合成技術的基礎上改進而成的，其主要改
進點是採用用小規模集成電路搭建的DDS用相位累加器。
本實用新型的具體技術方案如下
本實用新型包括有單片機控制電路、低頻濾波及放大電路；其特徵在於它 還包括有信號源電路；單片機控制電路的輸出端接信號源電路的輸入端，信號 源電路的輸出端接低通濾波及放大電路的輸入端，低通濾波及放大電路的輸出 端接本信號源的信號輸出端；所述的信號源電路由用小規模集成電路搭建的直 接數字合成用相位累加器、D/A轉換器、8位三態數據緩衝器、參考時鐘電路、 通道選擇器組成；所述的直接數字合成用相位累加器由頻率控制字鎖存器、12 位地址加法器、12位地址鎖存器、波形存儲器、波形數據鎖存器組成，頻率控 制字鎖存器的輸入端通過數據總線接單片機控制電路中的單片機的PO 口，頻率 控制字鎖存器的輸出端接12位地址加法器的輸入端，12位地址加法器的輸出端 接12位地址鎖存器的輸入端，12位地址鎖存器的一路輸出接12位地址加法器 的輸入端，其另一路輸出接波形存儲器的一路輸入端，波形存儲器的另一路輸 入端經8位三態數據緩衝器接單片機控制電路中的單片機的P0 口，波形存儲器 的一路輸出接12位地址加法器的輸入端，其另一路輸出接波形數據鎖存器的輸 入端，波形數據鎖存器的輸出端接D/A轉換器的輸入端；D/A轉換器的輸出端 接低通濾波及放大電路中的跟隨器的輸入端；參考時鐘電路的一路輸入端接單 片機控制電路中的振蕩、分頻及定時計數器電路的輸出端，參考時鐘電路的輸 出端分別接12位地址鎖存器、波形數據鎖存器、D/A轉換器的時鐘端，參考時 鍾電路的輸出端接波形存儲器的片選端；通道選擇器的輸入端接單片機控制電 路中的單片機的PO口，通道選擇器的一路輸出接參考時鐘電路的輸入端，其另 一路輸出接低通濾波及放大電路中的8選1模擬選擇器的輸入端。
本實用新型的有益效果如下
(1) 具有低價、高速的特點，並能提供任意波形。
(2) 本實用新型的設計思想及具體電路可廣泛應用於FPGA和CPLD設計中。
(3) 可以為大學電工電子實驗室提供廉價的實驗儀器。


圖1為本實用新型的原理框圖。
圖2為本實用新型的單片機控制電路的原理圖。 圖3為本實用新型的信號源電路的原理圖。
圖4為本實用新型的低通濾波及放大電路的原理圖。
具體實施方式
由圖l一4所示的實施例可知，它包括有單片機控制電路、低頻濾波及放大 電路；其特徵在於它還包括有信號源電路；單片機控制電路的輸出端接信號源 電路的輸入端，信號源電路的輸出端接低通濾波及放大電路的輸入端，低通濾 波及放大電路的輸出端接本信號源的信號輸出端；所述的信號源電路由用小規 模集成電路搭建的直接數字合成用相位累加器、D/A轉換器、8位三態數據緩衝 器、參考時鐘電路、通道選擇器組成；所述的直接數字合成用相位累加器由頻 率控制字鎖存器、12位地址加法器、12位地址鎖存器、波形存儲器、波形數據 鎖存器組成，頻率控制字鎖存器的輸入端通過數據總線接單片機控制電路中的 單片機的P0口，頻率控制字鎖存器的輸出端接12位地址加法器的輸入端，12 位地址加法器的輸出端接12位地址鎖存器的輸入端，12位地址鎖存器的一路輸 出接12位地址加法器的輸入端，其另一路輸出接波形存儲器的一路輸入端，波 形存儲器的另一路輸入端經8位三態數據緩衝器接單片機控制電路中的單片機 的P0口，波形存儲器的一路輸出接12位地址加法器的輸入端，其另一路輸出 接波形數據鎖存器的輸入端，波形數據鎖存器的輸出端接D/A轉換器的輸入端; D/A轉換器的輸出端接低通濾波及放大電路中的跟隨器的輸入端；參考時鐘電 路的一路輸入端接單片機控制電路中的振蕩、分頻及定時計數器電路的輸出端， 參考時鐘電路的輸出端分別接12位地址鎖存器、波形數據鎖存器、D/A轉換器 的時鐘端，參考時鐘電路的輸出端接波形存儲器的片選端；通道選擇器的輸入 端接單片機控制電路中的單片機的PO 口，通道選擇器的一路輸出接參考時鐘電 路的輸入端，其另一路輸出接低通濾波及放大電路中的8選1模擬選擇器的輸 入端。
所述的頻率控制字鎖存器由集成塊U15組成，集成塊U15的輸入端3腳、4腳、7腳、8腳、13腳、14腳、17腳、18腳分別接單片機控制電路中的單片 機U1的39—32腳，集成塊U15的11腳接單片機控制電路中的單片機U1的16 腳，集成塊U15的1腳接單片機U1的27腳。
所述的12位地址加法器由集成塊U9—U11組成，集成塊U9的輸入端6腳、 2腳、15腳、11腳分別接集成塊U15的輸出端2腳、5腳、6腳、9腳，集成塊 U9的進位端9腳接集成塊U10的7腳，集成塊U9的7腳接地；集成塊U10的 輸入端6腳、2腳、15腳、11腳分別接集成塊U15的輸出端12腳、15腳、16 腳、19腳，集成塊U10的進位端9腳接集成塊Ull的7腳；集成塊Ull的6 腳、2腳、15腳、ll腳分別接地，集成塊Ull的進位端9腳為空腳。
所述的12位地址鎖存器由集成塊U12—U13組成；集成塊U12的輸入端3 腳、4腳、6腳、11腳分別接集成塊U9輸出端4腳、l腳、13腳、10腳，集成 塊U12的輸入端13腳、14腳分別接集成塊U10的輸出端4腳、1腳；集成塊 U18的輸出端2腳、5腳、7膽卩、10腳分別接集成塊U9的輸入端5腳、13腳、 14腳、12腳，集成塊U12的輸出端12腳、15腳分別接集成塊U10的輸入端5 腳、3腳，集成塊U12的1腳接單片機U1的4腳；集成塊U13的輸入端3腳、 4腳分別接集成塊U10的輸出端13腳、10腳，集成塊U13的輸入端6腳、11 腳、13腳、14腳分別接集成塊U11的輸出端4腳、l勝卩、13膽卩、10腳，集成 塊U13的輸出端2腳、5腳分別接集成塊U10的輸入端14腳、12腳，集成塊 U13的輸出端7腳、10腳、12腳、15腳分別接集成塊Ull的輸入端5腳、3腳、 14腳、12腳；集成塊U13的1腳接單片機Ul的4腳。
所述的波形存儲器由集成塊U14及其外圍元件或門U7C組成，集成塊U14 的雙向端21腳、23—25膽卩、2—3腳分別接集成塊U12的輸出端2腳、5腳、7 腳、10腳、12展卩、15展卩，集成塊U14的雙向端4一9腳分別接集成塊U13的輸 出端2腳、5腳、7腳、10腳、12腳、15腳，集成塊U14的雙向端21腳、23 —25腳分別接集成塊U9的輸入端5腳、3腳、14腳、12腳，集成塊U14的雙 向端2—5腳分別接集成塊U10的輸入端5腳、3腳、14腳、12腳，集成塊U14 的雙向端6 —9腳分別接集成塊U11的輸入端5腳、3腳、14腳、12腳，集成 塊U14的10腳、14腳分別接地，集成塊U14的26腳、28腳分別接+5V，或
門U7C的輸入端1腳接單片機Ul的16腳，或門U7C的輸入端2腳接單片機 控制電路中的3—8解碼器U2的輸出端10腳，或門U7C的輸出端3腳接集成 塊U14的27勝卩。
所述的波形數據鎖存器由集成塊U18組成，集成塊U18的輸入端3腳、4 腳、7腳、8腳、13腳、14勝卩、17腳、18腳分別接集成塊U14的輸出端ll一 13腳、15 — 19腳，集成塊U18的1腳接地。
所述的D/A轉換器由集成塊U19及其外圍元件電阻R4—R6、電容C6—C8、 穩壓二極體Dl組成，集成塊U19的輸入端18 — 11腳分別接集成塊U18的輸出 端2腳、5腳、6腳、9腳、12腳、15腳、16腳、19腳，集成塊U19的2腳、 5腳、7展卩、8腳分別接+ 5V，集成塊U19的1腳、9腳分別接地，電容C6接 在集成塊U19的3腳與地之間，電阻R4與穩壓二極體Dl串聯後接在+9V與 地之間，電阻R5與R6串聯後接在穩壓二極體的正極與地之間，電容C7、 C8 並聯後與電阻R6並聯，電容C8的正極接集成塊U19的4腳，集成塊U19的輸 出端6腳接低通濾波及放大電路中的跟隨器U23D的輸入端12腳。
所述的8位三態數據緩衝器由集成塊U17組成，集成塊U17的輸入端2腳、 4腳、6腳、8腳、11腳、13腳、15腳、n腳分別接單片機Ul的39—32腳， 集成塊U17的輸出端18腳、16腳、14腳、12腳、9腳、7腳、5腳、3腳分別 接集成塊U14的11一13腳、15 — 19膽卩，集成塊U17的1腳、19腳分別接單片 機控制電路中的3 — 8解碼器U4的輸出端10腳。
所述的通道選擇器由集成塊U16組成，集成塊U16的輸入端3腳、4腳、7 腳、8膽卩、13腳、14腳、17腳、18腳分別接單片機U1的39—32腳，集成塊 U16的輸出端12腳、9腳、6腳分別接低通濾波及放大電路中的8位模擬開關 U25的輸入端9一ll腳，集成塊U16的1腳、ll腳分別接單片機Ul的27腳、 16腳。
所述的參考時鐘電路由頻率選擇器U21及其外圍元件與門U20A—U20D， 或門U7D、 U22A、非門U8D組成，頻率選擇器U21的輸入端11 一9腳分別接 集成塊U16的輸出端19腳、16腳、15腳，頻率選擇器U21的輸入端3腳、4 腳分別接單片機控制電路中的定時計數器U4的輸出端13腳、17腳，頻率選擇
器U21的輸入端1腳、2腳分別接單片機控制電路中的分頻電路中的集成塊U5A 的5腳、集成塊U5B的5腳，頻率選擇器U21的12 — 15腳接+ 5V，頻率選擇 器U21的7腳接地；與門U20B的輸入端4腳、5腳分別接頻率選擇器U21的 輸出端5腳，與門U20C的輸入端9腳、10腳分別接頻率選擇器U21的輸出端 5腳、與門U20B的輸出端6腳；或門U7D的輸入端4腳、5腳分別接頻率選擇 器U21的輸出端5腳；與門U20D的輸入端12腳、13腳分別接與門U20C的輸 出端8腳，與門U20D的輸出端11腳接集成塊U14的22腳；與門U20A的輸 入端1腳、2腳分別接單片機控制電路中的3 — 84ilf^器U2的10腳、與門U20C 的輸出端8腳，與門U20A的輸出端3腳分別接集成塊U12、 U13的時鐘端9 腳；與門U20A的輸出端3腳接集成塊U14的片選端20腳；或門U22A的輸入 端9腳、10腳分別接或門U7D的輸出端6腳，或門U22A的輸出端8腳接集成 塊U18、的時鐘端11腳；非門U8D的輸入端5腳接或門U7D的輸出端6腳，非 門U8D的輸出端6腳接集成塊U19的時鐘端10腳。
在圖1所示的單片機控制電路中，它由單片機U1及其外圍元件晶體Yl、 電阻R1、電容C1—C3、3 — 8解碼器U2、並口 U3及其外圍元件或門U7A、U7B、 非門U8A、接口J1、振蕩、分頻及定時計數器電路組成；振蕩、分頻及定時計 數器電路由定時計數器U4、振蕩器、分頻電路組成。
振蕩器由晶體Y2、非門U8B、 U8C、電阻R2、 R3、電容C4、 C5組成； 分頻電路由集成塊U5A、 U5B、 U5C組成；定時計數器由集成塊U4組成。接 口 Jl與上位機相連接。
在圖4所示的低通濾波及放大電路中，它由跟隨器、低通濾波及衰減電路、 放大電路組成；跟隨器由集成塊U23D、電阻R7、電容C9組成；低通濾波及衰 減電路由8路模擬開關U25、電阻R11—R17、濾波電容C11—C17組成；放大 電路由運算放大器U23A—U23C、可變電阻集成塊U24、非門U8EA、 U8FB、 電阻R8—RIO、電容C10、 二極體D2、接口J2、 J3組成。
本實施例的工作原理及設計思想如下
本實施例的信號源電路負責對存儲在波形存儲器U14中的數據進行處理， 並進行D/A轉換；低通濾波及放大電路負責對D/A轉換後的數據進行低通濾波
處理，並進行調節，減小信號的失真，保持信號的精度小於等於5%;單片機控 制電路負責對整個流程進行控制。 1、單片機控制電路(見圖2):
如圖2所示，單片機採用的是AT89C51。單片機是整個系統的控制核心， 它控制協調著其它各個模塊工作。本實施例採用基於數據緩存技術的直接控制 方式。
波形存儲器的控制當D/A轉換器U19工作時，即讀出波形存儲器U14中 的樣值送到D/A轉換器。由圖3可知，當波形存儲器的^和5i信號有效時，波 形存儲器為讀有效，參考時鐘電路中的頻率選擇器U21的上升沿到來時，可讀 出波形存儲器U14中的樣值到波形數據鎖存器U18，準備進行D/A轉換。下面 計算一下從12位地址鎖存器U12、 U13在時鐘上升沿鎖存本時鐘周期中4K* 8 波形存儲器U14使用的地址開始，到4K* 8波形存儲器U14輸出穩定數據的典 型延遲時間。該時間等於12位地址鎖存器U12、 U13典型延遲時間+波形存儲 器U14 (7C185)地址有效到有效數據輸出的最大時間二4.5ns+20ns-24.5ns，距 離下一個時鐘上升沿的時間為33.3ns-24.5ns=8.8ns。
由圖2、3可知，當D/A轉換器工作時，U17的片選端(l腳、19腳)為1， 同時U7C輸出為1，使得波形存儲器U14的寫信號為1，單片機不能寫波形存 儲器；而當參考時鐘電路中的頻率選擇器U21輸出為D5 D7中的任一值時，
此時D/A轉換器不工作，當單片機發出解碼信號5選中波形存儲器U14，並且
^信號有效時(此時U7C輸出為0)， U17的片選端為0，單片機可以把取樣 數據經U17寫入波形存儲器U14中。
D/A轉換器的控制當D/A轉換器U19引腳CLK輸入30M時鐘時，時鐘 高電平和低電平各為16.65ns。 TLC5602 (D/A轉換器U19)工作時序要求，在 時鐘上升沿鎖存數位訊號D0—D7，經過大約25ns後完成一次D/A數據轉換， 數據準備好到時鐘上升沿的時間應大於等於16.5ns，時鐘上升沿後數據保持時間 應大於等於12.5ns。由于波形存儲器U14數據有效距離下一個時鐘上升沿的時 間為8.8ns，因此不能直接用時鐘的上升沿鎖存數位訊號D0—D7。解決的辦法 是用時鐘的上升沿先把數據DO—D7鎖存到一個波形數據鎖存器U18中，30M 時鐘經過1個反相器倒相後加到TLC5602 (D/A轉換器U19)的CLK引腳，即 在30M時鐘的下降沿加1個反相器延遲時間後鎖存數位訊號DO—D7到
TLC5602，每個反相器典型延遲時間為3.8ns。波形數據鎖存器U18採用74F377,
其從CLK到Q的典型延遲時間為3ns，數據準備好到時鐘上沿的時間大於等於
4.1ns，時鐘上升沿後數據保持時間大於等於0.5ns。從時鐘的上升沿後3ns數據
準備好，距離TLC5602鎖存數據信號的時間約為16ns。再採用延遲TLC5602
鎖存時間的辦法加以調整使其滿足時序要求。 2、信號源電路(見圖3):
通過單片機將頻率控制字K存入到頻率控制字鎖存器U15中，作為累加器一 次增加的相位；將要產生的波形一個周期的取樣數據存入波形存儲器U14中。在 參考時鐘的控制下，每一時鐘周期使累加器增加頻率控制字K值，累加器的輸出 作為讀取波形存儲器U14的地址，讀出波形數據經D/A轉換為相應的電壓信號。 由於頻率控制字K只能取整數值，所以信號源不能產生連續頻率的信號。對於連 續可調的信號源，用戶可以選擇任意頻率，這時就可能產生誤差， 一般要保證 頻率的相對誤差在一定範圍內。
為了保證一定的精度，K不能太小。為了解決此矛盾，本實施例將要輸出的 周期信號的一個周期進行採樣量化， 一共採集256個樣點，存到波形存儲器中， 每個樣值連續存16次，將256個樣值擴充為4096個樣值。
其中的相位累加器採用3個74F283級聯擴充而成(U9—U11)。從功能上 說是一個12位快速可循環累加器。每一個時鐘來臨時，累加器中的值與頻率控 制字所確定的相位增量K累加一次，結果仍保存於累加器中，為下次累加做準 備。每當相位累加器計數滿後，可自動循環重新累加，所以輸出相位可以保持 連續變化，這就保證了輸出波形的連續性。以下分析在最高30MHz時鐘時(周 期為33.3ns)，相位累加器完成加法運算的時序。由SN74F283的典型參數可知， SN74F283從數據有效到最高位加法器產生進位的典型延遲時間為5.3ns，從數 據有效到求和輸出的典型延遲時間為6.6ns。由於一個SN74F283晶片只能實現 4位二進位的超前進位全加，那麼要實現12位加法器就要由3個SN74F283組 成，採用串行進位方法，即3個SN74F283串行工作實現12位加法器。則最高 位SN74F283中的4個加法器需要等待前兩個SN74F283產生進位後才能工作， 其完成求和運算所需時間為5.3+5.3+6.6=17.2ns。 12位地址鎖存器U12、 U13用
時鐘上升沿鎖存本時鐘周期中4&*8波形存儲器U14使用的地址，典型延遲時 間為4.5ns，然後加法器開始計算，12位地址鎖存器的數據準備好到時鐘上沿時 間應該大於等於5ns，三者之和為26.7，小於33.3ns。所以，在一個周期的33.3ns 中加法器能完成地址+K的計算。
其中的波形存儲器U14採用7C 185，用於存儲不同相位的周期函數的幅度 值。由於相位累加器的輸出是隨時間不斷線性變化的，用N位二進位數表達的 相位信息是無法直接利用的，必須把相位信息轉換成幅度信息存儲在波形存儲 器中。
首先對要輸出的周期信號的一個周期進行採樣量化， 一共採集4096個樣點， 存到波形存儲器中。每兩個地址間的相位差為360° /4096。採用D/A轉換器的 轉換速率為30MHz， D/A轉換器為了輸出一個頻率為lMHz的信號，應每周期 輸出30個樣值，即要從輸出波形的一個周期的4096個樣值中每隔 4096/30=136.53間隔輸出一個樣值。實際操作中，只能取整數137，取出一個樣 值後，存儲器地址增加137，取出下一個樣值。利用存儲器的12位地址的模為 4096這個特性，可以連續地讀出地址相差為137的每個樣值。為了降低頻率， 可以減少相鄰兩樣值的地址間隔為136， 135，...等。
由以上分析，頻率控制字K只能取整數值，所以信號源不能產生連續頻率 的信號。對於連續可調的信號源，用戶可以選擇任意頻率，這時就可能產生誤 差， 一般要保證頻率的相對誤差在一定範圍內。本實施例的最大絕對誤差為fc/(2 *2N) (fc為時鐘頻率)、相對誤差為1/(2K)。
3、低通濾波及放大電路(見圖4):
如圖4所示，將踉隨器U23D放大後的土25mv到土5V的輸入信號通過8檔衰 減器進行衰減，用一個8選1模擬選擇器U25選出相應的信號，最終統一衰減為士 25mV,加到放大倍數固定為40的放大器(由第一級U23C和第二級放大器U23A構 成)的輸入端。跟隨器U23D主要是為了提高輸入阻抗和降低輸出阻抗。第一級 U23C和第二級U23A兩級放大倍數分配原則如下在保證最高頻帶的原則下，盡 量提高第一級的放大倍數，這裡第一級放大倍數為8，第二級放大倍數為5，這 樣做可以提高放大器的信噪比，同時第二級為大信號放大器，器件的大信號帶 寬比小信號帶寬要窄，放大倍數小可以降低第二級放大器運放帶寬的要求。
權利要求1、任意波形低頻信號源，它包括有單片機控制電路、低頻濾波及放大電路；其特徵在於它還包括有信號源電路；單片機控制電路的輸出端接信號源電路的輸入端，信號源電路的輸出端接低通濾波及放大電路的輸入端，低通濾波及放大電路的輸出端接本信號源的信號輸出端；所述的信號源電路由用小規模集成電路搭建的直接數字合成用相位累加器、D/A轉換器、8位三態數據緩衝器、參考時鐘電路、通道選擇器組成；所述的直接數字合成用相位累加器由頻率控制字鎖存器、12位地址加法器、12位地址鎖存器、波形存儲器、波形數據鎖存器組成，頻率控制字鎖存器的輸入端通過數據總線接單片機控制電路中的單片機的P0口，頻率控制字鎖存器的輸出端接12位地址加法器的輸入端，12位地址加法器的輸出端接12位地址鎖存器的輸入端，12位地址鎖存器的一路輸出接12位地址加法器的輸入端，其另一路輸出接波形存儲器的一路輸入端，波形存儲器的另一路輸入端經8位三態數據緩衝器接單片機控制電路中的單片機的P0口，波形存儲器的一路輸出接12位地址加法器的輸入端，其另一路輸出接波形數據鎖存器的輸入端，波形數據鎖存器的輸出端接D/A轉換器的輸入端；D/A轉換器的輸出端接低通濾波及放大電路中的跟隨器的輸入端；參考時鐘電路的一路輸入端接單片機控制電路中的振蕩、分頻及定時計數器電路的輸出端，參考時鐘電路的輸出端分別接12位地址鎖存器、波形數據鎖存器、D/A轉換器的時鐘端，參考時鐘電路的輸出端接波形存儲器的片選端；通道選擇器的輸入端接單片機控制電路中的單片機的P0口，通道選擇器的一路輸出接參考時鐘電路的輸入端，其另一路輸出接低通濾波及放大電路中的8選1模擬選擇器的輸入端。
2、 根據權利要求1所述的任意波形低頻信號源，其特徵在於頻率控制字鎖 存器由集成塊U15組成，集成塊U15的輸入端3腳、4腳、7腳、8腳、13腳、 14腳、17膽卩、18腳分別接單片機控制電路中的單片機U1的39—32腳，集成 塊U15的11腳接單片機控制電路中的單片機Ul的16腳，集成塊U15的1腳 接單片機U1的27腳。
3、 根據權利要求2所述的任意波形低頻信號源，其特徵在於所述的12位 地址加法器由集成塊U9—U11組成，集成塊U9的輸入端6腳、2腳、15腳、 11腳分別接集成塊U15的輸出端2腳、5腳、6腳、9腳，集成塊U9的進位端 9腳接集成塊U10的7腳，集成塊U9的7腳接地；集成塊U10的輸入端6腳、 2腳、15腳、11腳分別接集成塊U15的輸出端12腳、15膽卩、16腳、19腳，集 成塊U10的進位端9腳接集成塊U11的7腳；集成塊Ull的6腳、2腳、15腳、 11腳分別接地，集成塊Ul 1的進位端9腳為空腳。
4、 根據權利要求3所述的任意波形低頻信號源，其特徵在於所述的12位 地址鎖存器由集成塊U12—U13組成；集成塊U12的輸入端3膽卩、4腳、6腳、 11腳分別接集成塊U9輸出端4膽卩、l腳、13腳、10腳，集成塊U12的輸入端 13勝卩、14腳分別接集成塊U10的輸出端4腳、1腳；集成塊U18的輸出端2腳、 5腳、7腳、10腳分別接集成塊U9的輸入端5腳、13腳、14腳、12腳，集成 塊U12的輸出端12腳、15腳分別接集成塊U10的輸入端5腳、3腳，集成塊 U12的1腳接單片機Ul的4腳；集成塊U13的輸入端3腳、4腳分別接集成塊 U10的輸出端13腦卩、10腳，集成塊U13的輸入端6腳、11腳、13腳、14腳分 別接集成塊Ull的輸出端4腳、l勝卩、13勝卩、10腳，集成塊U13的輸出端2腳、 5腳分別接集成塊U10的輸入端14腳、12腳，集成塊U13的輸出端7腳、10 腳、12腳、15腳分別接集成塊U11的輸入端5腳、3腳、14腳、12腳；集成 塊U13的1腳接單片機Ul的4腳。
5、 根據權利要求4所述的任意波形低頻信號源，其特徵在於所述的波形存 儲器由集成塊U14及其外圍元件或門U7C組成，集成塊U14的雙向端21腳、 23 — 25腳、2 — 3腳分別接集成塊U12的輸出端2腳、5腳、7腳、10腳、12腳、 15腳，集成塊U14的雙向端4一9腳分別接集成塊U13的輸出端2腳、5腳、7 腳、10腳、12腳、15腳，集成塊U14的雙向端21腳、23—25腳分別接集成塊 U9的輸入端5腳、3腳、14腳、12腳，集成塊U14的雙向端2 — 5腳分別接集 成塊U10的輸入端5腳、3腳、14腳、12腳，集成塊U14的雙向端6—9腳分 別接集成塊Ull的輸入端5腳、3腳、14腳、12腳，集成塊U14的10腳、14 腳分別接地，集成塊U14的26腳、28腳分別接+ 5V，或門U7C的輸入端1腳接單片機Ul的16腳，或門U7C的輸入端2腳接單片機控制電路中的3 — 8譯 碼器U2的輸出端10腳，或門U7C的輸出端3腳接集成塊U14的27腳。
6、 根據權利要求5所述的任意波形低頻信號源，其特徵在於所述的波形數 據鎖存器由集成塊U18組成，集成塊U18的輸入端3腳、4腳、7腳、8腳、13 腳、14腳、17腳、18腳分別接集成塊U14的輸出端11 — 13腳、15 — 19腳，集 成塊U18的1腳接地。
7、 根據權利要求6所述的任意波形低頻信號源，其特徵在於所述的D/A轉 換器由集成塊U19及其外圍元件電阻R4—R6、電容C6—C8、穩壓二極體Dl 組成，集成塊U19的輸入端18—11腳分別接集成塊U18的輸出端2腳、5腳、 6腳、9膽P、 12腳、15腳、16腳、19腳，集成塊U19的2腳、5腳、7腳、8 腳分別接+ 5V，集成塊U19的1腳、9腳分別接地，電容C6接在集成塊U19 的3腳與地之間，電阻R4與穩壓二極體D1串聯後接在+ 9V與地之間，電阻 R5與R6串聯後接在穩壓二極體的正極與地之間，電容C7、 C8並聯後與電阻 R6並聯，電容C8的正極接集成塊U19的4腳，集成塊U19的輸出端6腳接低 通濾波及放大電路中的跟隨器U23D的輸入端12腳。
8、 根據權利要求7所述的任意波形低頻信號源，其特徵在於所述的8位三 態數據緩衝器由集成塊U17組成，集成塊U17的輸入端2腳、4腳、6腳、8腳、 11腳、13腳、15腳、17腳分別接單片機Ul的39—32腳，集成塊U17的輸出 端18腳、16腳、14腳、12展口、 9腳、7腳、5腳、3腳分別接集成塊U14的11 _13膽卩、15 — 19腳，集成塊U17的1勝卩、19腳分別接單片機控制電路中的3 —8解碼器U4的輸出端10腳。
9、 根據權利要求8所述的任意波形低頻信號源，其特徵在於所述的通道選 擇器由集成塊U16組成，集成塊U16的輸入端3腳、4腳、7腳、8腳、13腳、 14腳、17歩卩、18腳分別接單片機Ul的39—32腳，集成塊U16的輸出端12腳、 9腳、6腳分別接低通濾波及放大電路中的8位模擬開關U25的輸入端9一11腳， 集成塊U16的1腳、ll腳分別接單片機Ul的27腳、16腳。
10、 根據權利要求9所述的任意波形低頻信號源，其特徵在於所述的參考 時鐘電路由頻率選擇器U21及其外圍元件與門U20A—U20D，或門U7D、U22A、非門U8D組成，頻率選擇器U21的輸入端11 一9腳分別接集成塊U16的輸出端 19腳、16腳、15腳，頻率選擇器U21的輸入端3腳、4腳分別接單片機控制電 路中的定時計數器U4的輸出端13腳、17腳，頻率選擇器U21的輸入端1腳、 2腳分別接單片機控制電路中的分頻電路中的集成塊U5A的5腳、集成塊U5B 的5膽卩，頻率選擇器U21的12—15腳接+ 5V，頻率選擇器U21的7腳接地； 與門U20B的輸入端4腳、5腳分別接頻率選擇器U21的輸出端5腳，與門U20C 的輸入端9腳、10腳分別接頻率選擇器U21的輸出端5腳、與門U20B的輸出 端6腳；或門U7D的輸入端4腳、5腳分別接頻率選擇器U21的輸出端5腳； 與門U20D的輸入端12腳、13腳分別接與門U20C的輸出端8腳，與門U20D 的輸出端11腳接集成塊U14的22腳；與門U20A的輸入端1腳、2腳分別接單 片機控制電路中的3—8解碼器U2的10腳、與門U20C的輸出端8腳，與門 U20A的輸出端3腳分別接集成塊U12、 U13的時鐘端9腳；與門U20A的輸出 端3腳接集成塊U14的片選端20腳；或門U22A的輸入端9腳、10腳分別接或 門U7D的輸出端6腳，或門U22A的輸出端8腳接集成塊U18的時鐘端11腳； 非門U8D的輸入端5腳接或門U7D的輸出端6腳，非門U8D的輸出端6腳接 集成塊U19的時鐘端10腳。
專利摘要本實用新型涉及一種任意波形低頻信號源，它在現有的直接數字合成技術的基礎上改進而成的，其主要改進點是採用用小規模集成電路搭建的DDS用相位累加器。所述的直接數字合成用相位累加器由頻率控制字鎖存器、12位地址加法器、12位地址鎖存器、波形存儲器、波形數據鎖存器組成。本實用新型的有益效果如下具有低價、高速的特點，並能提供任意波形；本實用新型的設計思想及具體電路可廣泛應用於FPGA和CPLD設計中；可以為大學電工電子實驗室提供廉價的實驗儀器。
文檔編號G06F1/03GK201063116SQ20072010208
公開日2008年5月21日 申請日期2007年7月30日 優先權日2007年7月30日
發明者李俊紅, 耿肇英 申請人:河北師範大學