快速傅立葉變換蝶型運算處理裝置及數據處理方法
2023-05-09 05:45:26
專利名稱：快速傅立葉變換蝶型運算處理裝置及數據處理方法
技術領域：
本發明涉及通信技術領域，尤其涉及快速傅立葉變換蝶形運算處理裝置及應用於該裝置的數據處理方法。
背景技術：
快速傅立葉變換是離散傅立葉變換的一種快速高效的實現形式，並廣泛的應用於各種系統中，如寬帶多載波通信系統，雷達信號處理系統，信號檢測與估計系統等。該技術充分利用了傅立葉變換旋轉因子的周期性和對稱性，從而大幅度的降低了離散傅立葉變換的計算複雜度和實現成本，因此受到人們的廣泛關注。長期以來，人們對快速傅立葉變換進行了廣泛而深入的研究，主要集中在算法和架構設計上。蝶型單元，作為快速傅立葉變換的引擎，其運算速度直接決定快速傅立葉變換的速度，因此，人們對於高效的蝶形單元的需求越來越迫切。
發明內容
有鑑於此，本發明提供一種快速傅立葉變換蝶形運算處理裝置及應用於該裝置的數據處理方法，其具體方案如下所示一種快速傅立葉變換蝶形運算處理裝置，包括實數加法器模塊，用於依據預先設定的處理原則，將待處理數據的實部和虛部相加；延遲及常數乘法器模塊，用於當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理；實數乘法器模塊，用於將所述延遲及常數乘法器模塊中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘；實數加法器及延遲控制模塊，用於根據所述預先設定的處理原則，將與所述旋轉因子相乘後得到的乘積進行相加，得到處理結果。優選的，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少I個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少3個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少6個加法器；當所述預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少2個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少6個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少12個加法器。優選的，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括相加單元和延遲控制單元；當所述預先設定的處理原則為在一個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括相加單元。一種數據處理方法，包括步驟a、依據預先設定的處理原則，將待處理數據的實部和虛部相加；步驟b、當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理；步驟C、將步驟b中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘；步驟d、根據預先設定的處理原則，將與所述旋轉因子相乘後得到的乘積進行相力口，得到處理結果。優選的，所述依據預先設定的處理原則，將待處理數據的實部和虛部相加的過程包括 當預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，利用I個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為4時，利用3個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為8時，利用6個加法器將所述待處理數據的實部和虛部分別進行順序相加；當預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，利用2個加法器，分別將所述待處理數據的實部和虛部進行並行相加，當預先設定的基數為4時，利用6個加法器，分別將所述待處理數據的實部和虛部進行並行相加，當預先設定的基數為8時，利用12個加法器，分別將所述待處理數據的實部和虛部進行並行相加。優選的，當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理的過程包括將所述相加的結果與常數乘法項士/2相乘，獲得其相乘的結果。優選的，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，將與所述旋轉因子相乘後得到的乘積進行相加的過程包括將與所述旋轉因子相乘後得到的乘積進行延遲控制後，再相加；當所述預先設定的處理原則為在一個周期內完成所述處理過程時，將與所述旋轉因子相乘後得到的乘積進行相加的過程包括將與所述旋轉因子相乘後得到的乘積進行直接相加。從上述的技術方案可以看出，本發明實施例公開的快速傅立葉變換蝶形運算處理裝置，採用實數乘法器、實數加法器和延遲及常數乘法器的組合，完成快速傅立葉變換蝶型單元的一條分支運算，由於採用了流水線設計結構思想，因此設計出的硬體具有時序緊湊，資源利用率高，速度快、擴展靈活等優點，並且可以應用在基2、基4或基8的運算場合。
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖I為本發明實施例公開的快速傅立葉變換蝶形運算處理裝置的結構示意圖2為本發明實施例公開的快速傅立葉變換蝶形單元的結構示意圖；圖3為本發明實施例公開的又一快速傅立葉變換蝶形運算處理裝置的結構示意圖；圖4為本發明實施例公開的變長快速傅立葉變換單元的框架結構示意圖；圖5為本發明實施例公開的數據處理方法的流程圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明實施例公開了一種快速傅立葉變換蝶形運算處理裝置，其結構如圖I所示，包括實數加法器模塊11、延遲及常數乘法器模塊12、實數乘法器模塊13和實數加法器及延遲控制模塊14，其中實數加法器模塊11用於依據預先設定的處理原則，將待處理數據的實部和虛部相加。假設GpGi為輸入數據實、虛部相加的結果，N為輸入數據的個數，Im、Ini為輸入數據的實、虛部，則按照下述公式進行相加
權利要求
1.一種快速傅立葉變換蝶形運算處理裝置，其特徵在於，包括 實數加法器模塊，用於依據預先設定的處理原則，將待處理數據的實部和虛部相加； 延遲及常數乘法器模塊，用於當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理； 實數乘法器模塊，用於將所述延遲及常數乘法器模塊中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘； 實數加法器及延遲控制模塊，用於根據所述預先設定的處理原則，將與所述旋轉因子相乘後得到的乘積進行相加，得到處理結果。
2.根據權利要求I所述的裝置，其特徵在於，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少I個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少3個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少6個加法器； 當所述預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，所述實數加法器模塊包括至少2個加法器，當預先設定的基數為4時，所述實數加法器模塊包括至少6個加法器，當預先設定的基數為8時，所述實數加法器模塊包括至少12個加法器。
3.根據權利要求2所述的裝置，其特徵在於，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括相加單元和延遲控制單元; 當所述預先設定的處理原則為在一個周期內完成所述處理過程時，所述實數加法器及延遲控制模塊包括相加單元。
4.一種數據處理方法，其特徵在於，包括 步驟a、依據預先設定的處理原則，將待處理數據的實部和虛部相加； 步驟b、當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理，當預先設定的基數為2或4時，對所述相加得到的結果不做處理； 步驟C、將步驟b中得到的結果的實部和虛部分別與旋轉因子的實部和虛部相乘；步驟d、根據預先設定的處理原則，將與所述旋轉因子相乘後得到的乘積進行相加，得到處理結果。
5.根據權利要求4所述的方法，其特徵在於，所述依據預先設定的處理原則，將待處理數據的實部和虛部相加的過程包括 當預先設定的處理原則為在兩個周期內完成所述處理過程時，當預先設定的基數為2時，利用I個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為4時，利用3個加法器將所述待處理數據的實部和虛部分別進行順序相加，當預先設定的基數為8時，利用6個加法器將所述待處理數據的實部和虛部分別進行順序相加； 當預先設定的處理原則為在一個周期內完成所述處理過程時，當預先設定的基數為2時，利用2個加法器，分別將所述待處理數據的實部和虛部進行並行相加，當預先設定的基數為4時，利用6個加法器，分別將所述待處理數據的實部和虛部進行並行相加，當預先設定的基數為8時，利用12個加法器，分別將所述待處理數據的實部和虛部進行並行相加。
6.根據權利要求5所述的方法，其特徵在於，當預先設定的基數為8時，對所述相加的結果進行延遲或加乘處理的過程包括 將所述相加的結果與常數乘法項Vi/2相乘，獲得其相乘的結果。
7.根據權利要求5所述的方法，其特徵在於，當所述預先設定的處理原則為在兩個周期內完成所述處理過程時，將與所述旋轉因子相乘後得到的乘積進行相加的過程包括將與所述旋轉因子相乘後得到的乘積進行延遲控制後，再相加； 當所述預先設定的處理原則為在一個周期內完成所述處理過程時，將與所述旋轉因子相乘後得到的乘積進行相加的過程包括 將與所述旋轉因子相乘後得到的乘積進行直接相加。
全文摘要
本發明公開了快速傅立葉變換蝶形運算處理裝置及方法，包括實數加法器模塊、延遲及常數乘法器模塊、實數乘法器模塊、實數加法器及延遲控制模塊。本發明實施例公開的快速傅立葉變換蝶形運算處理裝置，採用實數乘法器、實數加法器和延遲及常數乘法器的組合，完成快速傅立葉變換蝶型單元的一條分支運算，由於採用了流水線設計結構思想，因此設計出的硬體具有時序緊湊，資源利用率高，速度快、擴展靈活等優點，並且可以應用在基2、基4或基8的運算場合。
文檔編號G06F17/14GK102810086SQ20111014227
公開日2012年12月5日 申請日期2011年5月30日 優先權日2011年5月30日
發明者亓中瑞, 陳杰, 張 浩 申請人:中國科學院微電子研究所