等離子掃描驅動晶片測試裝置的製作方法
2023-05-08 20:24:11 4
專利名稱：等離子掃描驅動晶片測試裝置的製作方法
技術領域：
本發明屬於集成電路測試領域，特別涉及一種等離子掃描驅動晶片測試裝置。
背景技術：
在測試驗證階段，對集成電路的測試驗證是一項複雜煩瑣又極需耐心和細心的工作，需要測試人員利用性能優良的儀器設備對集成電路進行細緻嚴謹的測試驗證，只有嚴格的測試驗證才能保證集成電路的質量和生命力。集成電路的測試，特別是包含高速數字控制、高壓、大電流、多通道輸出和曲線變化快的等離子掃描驅動晶片，以下簡稱為PDP晶片(Plasma DisplayPanel，等離子掃描驅動晶片)測試是一項複雜的工作。PDP晶片包括電源管腳(高壓功率電源管腳VDH、低壓邏輯電源管腳VDL)、邏輯控制管腳(數據串行輸入管腳DA、時鐘信號控制管腳CLK、工作模式信號控制管腳0C1、0C2)、數據串行輸出管腳DB和96路功率輸入/輸出管腳D01-D096等管腳。PDP晶片內部含有96位的串行移位器。測試驗證主要集中於PDP晶片的靜態電流測試、工作電流測試、串行移位器功能測試、高壓漏電流測試、輸入高/低電壓測試、輸出拉電流測試和輸出灌電流測試等。現有技術主要是依靠搭線、人工測試等方式來完成，使系統測試變得更加複雜困難。對不同功能的各個功能模塊進行多次通過式測試，一方面測試速度緩慢，測試效率低下，而且涉及到高壓輸出很容易造成晶片損壞；另一方面測試成本將過於昂貴。隨著集成電路的集成度、複雜度的增加，集成電路對測試設備的要求越來越高，在設計階段就發現電路的缺陷變得越來越重要。而專門的測試機造價昂貴，且還得配備專門的測試技術工程師。這樣更具有針對性的，低成本的專用測試驗證系統就顯得至關重要了。在目前市場上的多數集成電路封裝測試企業中，普通機臺均無法滿足等離子掃描驅動晶片的測試要求， 採購國外配置更高的專用機臺，對封裝測試企業的運營成本提出了更高要求，直接造成晶片測試成本和晶片價格的上升。
發明內容
本發明所要解決的技術問題是解決目前PDP晶片的測試主要是依靠搭線、人工測試等方式，測試速度慢，測試效率低，測試成本高，且容易損壞器件的技術問題。為解決上述技術問題，本發明所採用的技術方案是提供一種等離子掃描驅動晶片測試裝置，包括主處理器、數字邏輯模塊、晶片供電模塊、多路選擇開關、功率管腳測試模塊和顯示終端。其中主處理器，連接晶片供電模塊，控制晶片供電模塊進入供電狀態，配置晶片供電模塊輸出工作電源給PDP晶片的電源管腳。主處理器，通過數字邏輯模塊配置PDP晶片的工作模式。多路選擇開關，設有多路選擇開關輸入端連接PDP晶片的各功率輸入/輸出管腳， 設有多路選擇開關輸出端連接功率管腳測試模塊，多路選擇開關在主處理器的控制下進行切換，選擇PDP晶片的各功率輸入/輸出管腳進入測試狀態。功率管腳測試模塊，對PDP晶片的各功率輸入/輸出管腳進行測試，並將PDP晶片的各功率輸入/輸出管腳測試結果反饋給主處理器。主處理器，將測試結果傳輸到顯示終端中顯示。進一步的，所述測試裝置用於進行PDP晶片的靜態電流測試、工作電流測試、串行移位器功能測試、高壓漏電流測試、輸出拉電流測試、輸出灌電流測試、輸入高/低電壓測試中的一種或多種。作為優選，所述靜態電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為高阻態模式。晶片供電模塊，對輸入PDP晶片的電源管腳的電流進行採樣、放大並轉換為第一數位訊號，晶片供電模塊將所述第一數位訊號返回主處理器。主處理器，將測試結果，即所述第一數位訊號，傳輸到顯示終端中顯示，所述第一數位訊號即為PDP晶片的電源管腳的靜態電流參數。作為優選，所述工作電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為傳輸模式。主處理器，通過數字邏輯模塊將時鐘信號輸入PDP晶片。主處理器，通過數字邏輯模塊將測試信號輸入PDP晶片的數據數據串行輸入管腳。在PDP晶片輸入的時鐘信號的控制下，PDP晶片的各功率輸入/輸出管腳輸出的信號通過多路選擇開關的切換輸入到功率管腳測試模塊，所述功率管腳測試模塊設有電容負載，所述PDP晶片的各功率輸入/輸出管腳輸出的信號分別驅動功率管腳測試模塊的各路電容負載，所述多路選擇開關的切換由主處理器控制。晶片供電模塊，對輸入PDP晶片的電源管腳的電流進行採樣、放大並轉換為第二數位訊號，晶片供電模塊將所述第二數位訊號反饋給主處理器。主處理器，將測試結果，即所述第二數位訊號，傳輸到顯示終端中顯示，所述第二數位訊號即為PDP晶片的電源管腳的工作電流參數。作為優選，所述串行移位器功能測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為傳輸模式。主處理器，通過數字邏輯模塊將時鐘信號輸入PDP晶片。主處理器，通過數字邏輯模塊將第三數位訊號輸入PDP晶片的數據數據串行輸入管腳。在PDP晶片輸入的時鐘信號的控制下，經過特定的時鐘周期，輸入到PDP晶片的數據數據串行輸入管腳的第三數位訊號通過PDP晶片的數據數據串行輸出管腳輸出第三數位訊號給數字邏輯模塊並反饋給主處理器。主處理器，對PDP晶片數據數據串行輸出管腳輸出的第三數位訊號同數據串行輸入管腳輸入的第三數位訊號對應的位進行比較得到測試結果，並將測試結果傳輸到顯示終端中顯示。作為優選，所述高壓漏電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為高阻態模式。
主處理器，控制晶片供電模塊輸出管腳功率電源，所述管腳功率電源通過多路選擇器切換提供給PDP晶片的其中一路功率輸入/輸出管腳，所述管腳功率電源輸入該路功率輸入/輸出管腳對應的電流經多路選擇開關切換提供給功率管腳測試模塊的漏電流採樣電路，所述多路選擇開關的切換由主處理器控制。功率管腳測試模塊設有漏電流採樣電路，所述漏電流採樣電路，對該路功率輸入/ 輸出管腳對應的電流進行採樣、放大並轉換為第四數位訊號，轉換後的第四數位訊號反饋給主處理器。主處理器，將測試結果，即所述第四數位訊號，傳輸到顯示終端中顯示。作為優選，所述輸出拉電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全高模式。主處理器，通過多路選擇開關切換，選擇PDP晶片的一路功率輸入/輸出管腳輸出高電平信號，所述功率管腳測試模塊設有拉電流採樣電路，所述高電平信號經多路選擇開關切換輸入到功率管腳測試模塊的拉電流採樣電路中，所述多路選擇開關的切換由主處理器控制。功率管腳測試模塊的拉電流採樣電路，對所述高電平信號進行採樣、放大並轉換為第五數位訊號，所述第五數位訊號返回主處理器。主處理器，將測試結果，即所述第五數位訊號，傳輸到顯示終端中顯示，所述數位訊號即為PDP晶片的該路功率輸入/輸出管腳的輸出拉電流參數。作為優選，所述輸出灌電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全低模式。主處理器，通過多路選擇開關切換，選擇PDP晶片的一路功率輸入/輸出管腳輸出的低電平信號，所述功率管腳測試模塊設有灌電流採樣電路，所述低電平信號經多路選擇開關切換輸入到功率管腳測試模塊的灌電流採樣電路，所述多路選擇開關的切換由主處理器控制。功率管腳測試模塊的灌電流採樣電路對所述低電平信號進行採樣、放大並轉換為第六數位訊號，所述第六數位訊號返回主處理器。主處理器，將測試結果，即所述第六數位訊號，傳輸到顯示終端中顯示，所述數位訊號即為PDP晶片的該路功率輸入/輸出管腳的輸出灌電流參數。作為優選，所述輸入高/低電壓測試為主處理器，控制晶片供電模塊進入供電狀態，配置晶片供電模塊輸出工作電源給 PDP晶片的電源管腳。主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全低到全高模式。功率管腳測試模塊設有電平轉換比較電路，主處理器，輸出測試信號，即第七數字電平信號到所述電平轉換比較電路，並設置電平轉換比較電路輸出比較高電平和比較低電平。主處理器，通過多路選擇開關切換，選擇PDP晶片的各路功率輸入/輸出管腳輸出的模擬電壓經過多路選擇開關切換輸出到電平轉換比較電路當所述模擬電壓高於比較高電平時，電平轉換比較電路輸出第一數值表示該功率輸入/輸出管腳輸出的模擬電壓為高電平；當所述模擬電壓低於比較高電平，高於比較低電平時，電平轉換比較電路輸出第二數值表示該功率輸入/輸出管腳輸出的模擬電壓為不穩態電平；當所述模擬電壓低於比較低電平時，電平轉換比較電路輸出第三數值表示該功率輸入/輸出管腳輸出的模擬電壓為低電平，所述多路選擇開關的切換由主處理器控制。電平轉換比較電路將所述第一數值、第二數值或第三數值返回主處理器。主處理器，將測試結果，即所述第一數值、第二數值或第三數值，傳輸到顯示終端中顯示。本發明的有益效果是在測試驗證過程中具有測試效率高、耗時短、精度高的優點，同時重複使用率高，具有測試簡單、覆蓋率高的優點，且自動測量不容易損壞器件，大大降低了測試成本。
圖1是本發明測試裝置實施例的結構示意圖；圖2是本發明測試裝置實施例的測試工作流程圖；圖3是PDP晶片的內部結構示意圖。
具體實施例方式下面結合附圖和實施例對本發明進行具體說明。本發明測試裝置實施例的結構示意圖如圖1所示。該測試裝置和待測PDP晶片連接，對待測PDP晶片的輸入/輸出參數自動測試並存儲顯示測試結果。測試裝置包括顯示終端、主處理器、數字邏輯模塊、晶片供電模塊、多路選擇開關和功率管腳測試模塊。主處理器，通過使能線連接晶片供電模塊，控制晶片供電模塊進入供電狀態，配置晶片供電模塊輸出工作電源給PDP晶片的電源管腳，即PDP晶片的低壓邏輯電源管腳VDL和高壓功率電源管腳VDH。晶片供電模塊包括數控電源電路、電流採樣電路和第一模數轉換器。數字邏輯模塊包括串行數據存儲單元和串行數據輸出單元。功率管腳測試模塊包括電平轉換比較電路、漏電流採樣電路、拉電流採樣電路、灌電流採樣電路、電容負載和第二模數轉換器。本發明實施例可用於進行PDP晶片的靜態電流測試、工作電流測試、串行移位器功能測試、高壓漏電流測試、輸出拉電流測試、輸出灌電流測試、輸入高/低電壓測試中的一種或多種。測試工作流程圖如圖2所示。PDP晶片的工作模式配置如表1所示，1表示輸入高電平，0表示輸入低電平。全高模式表示為全部的96路功率輸入/輸出管腳D01-D096都為高電平狀態。全低模式表示為全部的96路功率輸入/輸出管腳D01-D096都為低電平狀態。高阻態模式為全部的96路功率輸入/輸出管腳D01-D096都為高阻狀態。傳輸模式表示為全部的96路功率輸入/輸出管腳D01-D096的輸出受時鐘信號控制管腳CLK和數據串行輸入管腳DA控制。表IPDP晶片的工作模式配置
權利要求
1.等離子掃描驅動晶片測試裝置，其特徵在於包括主處理器、數字邏輯模塊、晶片供電模塊、多路選擇開關、功率管腳測試模塊和顯示終端，其中主處理器，連接晶片供電模塊，控制晶片供電模塊進入供電狀態，配置晶片供電模塊輸出工作電源給PDP晶片的電源管腳；主處理器，通過數字邏輯模塊配置PDP晶片的工作模式；多路選擇開關，設有多路選擇開關輸入端連接PDP晶片的各功率輸入/輸出管腳，設有多路選擇開關輸出端連接功率管腳測試模塊，多路選擇開關在主處理器的控制下進行切換，選擇PDP晶片的各功率輸入/輸出管腳進入測試狀態；功率管腳測試模塊，對PDP晶片的各功率輸入/輸出管腳進行測試，並將PDP晶片的各功率輸入/輸出管腳測試結果反饋給主處理器； 主處理器，將測試結果傳輸到顯示終端中顯示。
2.根據權利要求1所述的測試裝置，其特徵在於所述測試裝置用於進行PDP晶片的靜態電流測試、工作電流測試、串行移位器功能測試、高壓漏電流測試、輸出拉電流測試、輸出灌電流測試、輸入高/低電壓測試中的一種或多種。
3.根據權利要求2所述的測試裝置，其特徵在於所述靜態電流測試為 主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為高阻態模式；晶片供電模塊，對輸入PDP晶片的電源管腳的電流進行採樣、放大並轉換為第一數位訊號，晶片供電模塊將所述第一數位訊號返回主處理器；主處理器，將測試結果，即所述第一數位訊號，傳輸到顯示終端中顯示，所述第一數位訊號即為PDP晶片的電源管腳的靜態電流參數。
4.根據權利要求2所述的測試裝置，其特徵在於所述工作電流測試為 主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為傳輸模式； 主處理器，通過數字邏輯模塊將時鐘信號輸入PDP晶片；主處理器，通過數字邏輯模塊將測試信號輸入PDP晶片的數據串行輸入管腳； 在PDP晶片輸入的時鐘信號的控制下，PDP晶片的各功率輸入/輸出管腳輸出的信號通過多路選擇開關的切換輸入到功率管腳測試模塊，所述功率管腳測試模塊設有電容負載， 所述PDP晶片的各功率輸入/輸出管腳輸出的信號分別驅動功率管腳測試模塊的各路電容負載，所述多路選擇開關的切換由主處理器控制；晶片供電模塊，對輸入PDP晶片的電源管腳的電流進行採樣、放大並轉換為第二數位訊號，晶片供電模塊將所述第二數位訊號反饋給主處理器；主處理器，將測試結果，即所述第二數位訊號，傳輸到顯示終端中顯示，所述第二數位訊號即為PDP晶片的電源管腳的工作電流參數。
5.根據權利要求2所述的測試裝置，其特徵在於所述串行移位器功能測試為 主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為傳輸模式；主處理器，通過數字邏輯模塊將時鐘信號輸入PDP晶片；主處理器，通過數字邏輯模塊將第三數位訊號輸入PDP晶片的數據串行輸入管腳； 在PDP晶片輸入的時鐘信號的控制下，經過特定的時鐘周期，輸入到PDP晶片的數據串行輸入管腳的第三數位訊號通過PDP晶片的數據串行輸出管腳輸出第三數位訊號給數字邏輯模塊並反饋給主處理器；主處理器，對PDP晶片數據串行輸出管腳輸出的第三數位訊號同串行輸入管腳輸入的第三數位訊號對應的位進行比較得到測試結果，並將測試結果傳輸到顯示終端中顯示。
6.根據權利要求2所述的測試裝置，其特徵在於所述高壓漏電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為高阻態模式；主處理器，控制晶片供電模塊輸出管腳功率電源，所述管腳功率電源通過多路選擇器切換提供給PDP晶片的其中一路功率輸入/輸出管腳，所述管腳功率電源輸入該路功率輸入/輸出管腳對應的電流經多路選擇開關切換提供給功率管腳測試模塊的漏電流採樣電路，所述多路選擇開關的切換由主處理器控制；功率管腳測試模塊設有漏電流採樣電路，所述漏電流採樣電路，對該路功率輸入/輸出管腳對應的電流進行採樣、放大並轉換為第四數位訊號，轉換後的第四數位訊號反饋給主處理器；主處理器，將測試結果，即所述第四數位訊號，傳輸到顯示終端中顯示。
7.根據權利要求2所述的測試裝置，其特徵在於所述輸出拉電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全高模式；主處理器，通過多路選擇開關切換，選擇PDP晶片的一路功率輸入/輸出管腳輸出高電平信號，所述功率管腳測試模塊設有拉電流採樣電路，所述高電平信號經多路選擇開關切換輸入到功率管腳測試模塊的拉電流採樣電路中，所述多路選擇開關的切換由主處理器控制；功率管腳測試模塊的拉電流採樣電路，對所述高電平信號進行採樣、放大並轉換為第五數位訊號，所述第五數位訊號返回主處理器；主處理器，將測試結果，即所述第五數位訊號，傳輸到顯示終端中顯示，所述數位訊號即為PDP晶片的該路功率輸入/輸出管腳的輸出拉電流參數。
8.根據權利要求2所述的測試裝置，其特徵在於所述輸出灌電流測試為主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全低模式；主處理器，通過多路選擇開關切換，選擇PDP晶片的一路功率輸入/輸出管腳輸出的低電平信號，所述功率管腳測試模塊設有灌電流採樣電路，所述低電平信號經多路選擇開關切換輸入到功率管腳測試模塊的灌電流採樣電路，所述多路選擇開關的切換由主處理器控制；功率管腳測試模塊的灌電流採樣電路對所述低電平信號進行採樣、放大並轉換為第六數位訊號，所述第六數位訊號返回主處理器；主處理器，將測試結果，即所述第六數位訊號，傳輸到顯示終端中顯示，所述數位訊號即為PDP晶片的該路功率輸入/輸出管腳的輸出灌電流參數。
9.根據權利要求2所述的測試裝置，其特徵在於所述輸入高/低電壓測試為主處理器，控制晶片供電模塊進入供電狀態，配置晶片供電模塊輸出工作電源給PDP 晶片的電源管腳；主處理器，通過數字邏輯模塊配置PDP晶片的工作模式為全低到全高模式或全高到全低模式；功率管腳測試模塊設有電平轉換比較電路，主處理器設置電平轉換比較電路輸出比較高電平和比較低電平；主處理器，通過多路選擇開關切換，選擇PDP晶片的各路功率輸入/輸出管腳輸出的模擬電壓經過多路選擇開關切換輸出到電平轉換比較電路當所述模擬電壓高於比較高電平時，電平轉換比較電路輸出第一數值表示該功率輸入/輸出管腳輸出的模擬電平為高電平；當所述模擬電壓低於比較高電平，高於比較低電平時，電平轉換比較電路輸出第二數值表示該功率輸入/輸出管腳輸出的模擬電平為不穩態電平；當所述模擬電壓低於比較低電平時，電平轉換比較電路輸出第三數值表示該功率輸入/輸出管腳輸出的模擬電平為低電平，所述多路選擇開關的切換由主處理器控制；電平轉換比較電路將所述第一數值、第二數值或第三數值返回主處理器；主處理器，將測試結果，即所述第一數值、第二數值或第三數值，傳輸到顯示終端中顯示。
全文摘要
本發明公開了一種涉及集成電路測試領域的等離子掃描驅動晶片測試裝置，包括主處理器、數字邏輯模塊、晶片供電模塊、多路選擇開關、功率管腳測試模塊和顯示終端，可用於進行PDP晶片的靜態電流測試、工作電流測試、串行移位器功能測試、高壓漏電流測試、輸出拉電流測試、輸出灌電流測試、輸入高/低電壓測試中的一種或多種。本發明在測試驗證過程中具有測試效率高、耗時短、精度高的優點，同時重複使用率高，具有測試簡單、覆蓋率高的優點，且自動測量不容易損壞器件。大大降低了測試成本。
文檔編號G01R31/317GK102540058SQ20111046096
公開日2012年7月4日 申請日期2011年12月31日 優先權日2011年12月31日
發明者符強, 蔣登峰, 魏建中 申請人:杭州士蘭微電子股份有限公司