低導通阻抗功率場效應管vdmos的製作方法
2023-05-09 07:38:31
專利名稱：低導通阻抗功率場效應管vdmos的製作方法
技術領域：
本發明涉及一種半導體加工工藝，尤其涉及一種低導通阻抗功率場效應管v函os的制 作方法。
背景技術：
目前，M0S (功率場效應電晶體)尤其是VDM0S (垂直雙擴散功率場效應電晶體)器件 以其很大的輸入阻抗、高的開關速度、電壓控制、熱穩定性好等一系列獨特特點，在開關 穩壓電源、高頻加熱、計算機接口電路以及功率放大器等方面獲得了廣泛應用。
對於VDM0S等M0S型功率器件，獲得足夠高的BVPT (漏源擊穿電壓)和儘可能低的Ron (導通電阻)是設計中需要同時考慮的兩個主要方面。對於耐壓高的MOS器件，Ron主要由 外延區電阻決定。外延層愈厚，電阻率越高，擊穿電壓也愈高，同時導通電阻也越大。因 此，功率MOS器件存在擊穿電壓與導通電阻的矛盾。
如圖l、圖2所示，現有技術中，VDM0S包括N型VDM0S和P型VDM0S，兩者結構類似，僅 僅是導電類型相反。其顯著特點是源極與漏極分別做在晶片的兩面，形成垂直導電通道， 多個單胞並聯實現大功率。
以N型VDMOS為例，其製作工藝是在N+襯底〈100〉晶向上生長N-高阻外延層，外延層 的厚度及摻雜濃度直接決定VDMOS的擊穿電壓，VDMOS製作過程是在外延層上採用平面自對 準雙擴散工藝，以此在水平方向形成與MOS結構相同的多子導電溝道，溝道長度一般只 有l 2um。當柵源電壓VGS大於器件的開啟電壓Vth時，水平溝道表面形成強反型層，器 件導通，當小於開啟電壓時，存在導電溝道，器件斷開。改變柵壓的大小，可以控制漏極電 流的大小。為了實現高壓，必須降低外延層的摻雜濃度，但會引起導通電阻的增大，因此， 功率MOS器件存在擊穿電壓與導通電阻的矛盾。
發明內容
本發明的目的是提供一種既能降低外延層的摻雜濃度實現高擊穿電壓，又能降低導通 電阻的低導通阻抗功率場效應管VDMOS的製作方法。
本發明的目的是通過以下技術方案實現的
本發明的低導通阻抗功率場效應管VDMOS的製作方法，包括步驟
A、 在矽基層上生長外延層；
B、 在外延層上生長場氧化層；
C、 向外延層中進行離子注入；
D、 澱積柵氧化層及多晶矽層。
由上述本發明提供的技術方案可以看出，本發明所述的低導通阻抗功率場效應管 VDMOS的製作方法，由於在外延層上生長場氧化層後，有一個向外延層中進行離子注入的工
藝，既能降低外延層的摻雜濃度實現高擊穿電壓，又能降低導通電阻。
圖1為現有技術中N型VDM0S的結構示意圖； 圖2為現有技術中P型VDM0S的結構示意圖； 圖3為本發明的VDM0S的關態耐壓曲線示意圖。
具體實施例方式
本發明的低導通阻抗功率場效應管v畫os的製作方法，其較佳的具體實施方式
是，包
括
步驟l、在矽基層上生長外延層，所述的矽基層可以為N型矽基層，所述的外延層為N 型外延層；可以為N型矽基層，所述的外延層為N型外延層。 以N型矽基層為例
步驟2、在外延層上生長場氧化層首先在外延層上進行幹法氧化，然後進行溼法氧 化，再進行幹法氧化，最終生成的場氧化層的厚度為9000—11000A， 一般在10000A左右。 生長場氧化層的工藝溫度範圍為750。C一110(TC。
首先由低溫升至高溫，升溫時間為96分鐘左右，可以是86 — 106分鐘，並維持高溫時間 120—140分鐘， 一般是130分鐘左右。然後再降至低溫，降溫時間為25分鐘左右，可以是15 一35分鐘。
其中，所述溼法氧化的時間為55—75分鐘， 一般為65分鐘左右。
具體是先用幹法氧化幾分鐘，然後長時間溼法氧化，最後再幹法氧化。幹法氧化生成 的氧化層質量好，但速度慢；溼法氧化生成速度快，質量差一點。使用這樣的澱積方法可 以得到速度與質量折中的場氧層。
步驟3、向外延層中進行離子注入，可以為硼離子或磷離子或其它需要的離子。這部
分普注能夠有效的降低導通電阻，但注入濃度不能過高，否則將引起PN結的穿通。
步驟4、澱積柵氧化層及多晶矽層澱積柵氧化層時採用幹法氧化，其工藝溫度範圍為750。C一1000。C。
首先由低溫升至高溫，並維持高溫時間70分鐘左右，可以是60 — 80分鐘，然後再降至 低溫，其中升溫時間為70分鐘左右，可以為60—80分鐘，降溫時間為156分鐘左右，可以為 146—166分鐘。用Tsuprem4模擬生成柵氧化層的厚度為490A左右，可以為480-500A。
這一步可以生長高質量的柵氧化層，同時使前一步注入的等離子體實現再分布。並對 澱積的多晶矽層進行光刻，刻蝕出多晶矽圖形，然後對多晶矽進行一定的磷摻雜，降低多 晶矽電阻。
步驟4之後還可以包括步驟5、進行自對準雙擴散工藝在多晶矽層上開窗口，然後通過窗口向外延層中進 行硼注入，並進行推阱。推阱的具體過程是指在高溫下使被注入的硼擴散，其工藝溫度範 圍為800。C 一1050。C，首先由低溫升至高溫，並維持高溫時間600分鐘左右，可以為590 — 610分鐘，然後再降至低溫，其中升溫時間為140分鐘左右，可以為130 — 150分鐘，降溫時 間為110分鐘左右，可以為100 — 120分鐘。推阱後用Tsuprem4提取Pbody (P體區)結深為 2. 64um.
之後，再注入磷，並進行退火氧化處理。由這兩次擴散形成的橫向結深之差可精確控 制溝道的長度。
然後，再刻接觸孔，並做ARSENIC (鋅)注入，減小接觸孔的電阻防止穿通。再澱積 金屬等。
如圖3所示，可以看出，該器件能夠承受的擊穿電壓在35V以上，能夠用於板級電源的 應用中；該圖中橫坐標表示源漏極間所加的電壓，縱坐標表示源漏極之間流過的電流，可 以看出，當電壓為20V時，流過的電流為4.5安培，表示該器件整體導通阻抗非常低。本發明 所述的低導通阻抗功率場效應管VDMOS的製作方法，由於在外延層上生長場氧化層後，有一 個向外延層中進行離子注入的工藝，既能降低外延層的摻雜濃度實現高擊穿電壓，又能降 低導通電阻。
以上所述，僅為本發明較佳的具體實施方式
，但本發明的保護範圍並不局限於此，任 何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到的變化或替換，都 應涵蓋在本發明的保護範圍之內。
權利要求
1.一種低導通阻抗功率場效應管VDMOS的製作方法，其特徵在於，包括步驟A、在矽基層上生長外延層；B、在外延層上生長場氧化層；C、向外延層中進行離子注入；D、澱積柵氧化層及多晶矽層。
2、 根據權利要求1所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的步驟A中，所述的矽基層為N型矽基層；所述的外延層為N型外延層。
3、 根據權利要求1所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的步驟B包括，首先在外延層上進行幹法氧化，然後進行溼法氧化，再進行幹法氧化， 最終生成的場氧化層的厚度為9000 — 11000A。
4、 根據權利要求3所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的步驟B中，生長場氧化層的工藝溫度範圍為750。C一1100。C，首先由低溫升至高溫， 並維持時間120 — 140分鐘，然後再降至低溫，其中升溫時間為86 — 106分鐘，降溫時間為15 一35分鐘，其中，所述溼法氧化的時間為55 — 75分鐘。
5、 根據權利要求1所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的步驟C中，所所注入的離子為硼離子。
6、 根據權利要求1所述的低導通阻抗功率場效應譽VDM0S的製作方法，其特徵在於， 所述的步驟D中，澱積柵氧化層時採用幹法氧化，其工藝溫度範圍為750nc—100(TC，首先 由低溫升至高溫，並維持時間60 — 80分鐘，然後再降至低溫，其中升溫時間為60 — 80分 鍾，降溫時間為146 — 166分鐘，生成柵氧化層的厚度為480-500A。
7、 根據權利要求1所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的步驟D之後還包括步驟E、 進行自對準雙擴散工藝在多晶矽層上開窗口，然後通過窗口向外延層中進行硼 注入，並進行推阱； 之後，再注入磷，並進行退火氧化處理。
8、 根據權利要求7所述的低導通阻抗功率場效應管VDM0S的製作方法，其特徵在於， 所述的推阱指在高溫下使被注入的硼擴散，其工藝溫度範圍為800。C -1050°C，首先由低 溫升至高溫，並維持時間590 — 610分鐘，然後再降至低溫，其中升溫時間為130 — 150分 鍾，降溫時間為100 — 120分鐘。
全文摘要
本發明公開了一種低導通阻抗功率場效應管VDMOS的製作方法，包括步驟A.在矽基層上生長外延層；B.在外延層上生長場氧化層；C.向外延層中進行離子注入；D.澱積柵氧化層及多晶矽層。在外延層上生長場氧化層後，有一個向外延層中進行離子注入的工藝，既能降低外延層的摻雜濃度實現高擊穿電壓，又能降低導通電阻。
文檔編號H01L21/265GK101369538SQ20071012030
公開日2009年2月18日 申請日期2007年8月15日 優先權日2007年8月15日
發明者姜巖峰 申請人:北方工業大學