正弦脈寬調製歸一化地址發生器的製造方法

2023-05-09 03:59:16 1

正弦脈寬調製歸一化地址發生器的製造方法
【專利摘要】本發明涉及一種正弦脈寬調製歸一化地址發生器。它包括輸入輸出I/O埠、分頻地址計數器模塊Carrier_N、正弦調製波與三角載波數據存儲單元、調製比移位加法器模塊Modulation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add，所述各模塊通過局部總線相互連接。本發明立足SPWM調製中不同載波比與調製比會對調製結果產生不同SPWM波形，巧妙設計計數器、移位寄存器和加法器，並在SPWM調製時把正弦調製波與三角載波的交點相對位置與調製波地址計數器對應起來，實現地址計數器的歸一化輸出，即輸出的是歸一化地址；這樣針對任意具體周期的SPWM波，只需使用脈衝計數器與這款正弦脈寬調製歸一化地址發生器輸出的歸一化地址具體解析進行比較便可以實現SPWM波的輸出。本發明從實際出發，設計了一款正弦脈寬調製歸一化地址發生器，具有可操作性。
【專利說明】正弦脈寬調製歸一化地址發生器
【技術領域】
[0001]本發明涉及一種正弦脈寬調製歸一化地址發生器。
【背景技術】
[0002]PWM (Pulse Width Modulation)調製技術源於通訊調製，基於調製波與載波的比較。所謂PWM脈寬調製技術是用一種參考波(通常是正弦波，有時也採用梯形波或注入零序諧波的正弦波或方波等)為調製波(Modulating Wave)，而以N倍於調製波頻率的三角波(有時也用鋸齒波)為載波(Carrier Wave)進行波形比較，在調製波大於載波的部分產生一組幅值相等，而寬度正比於調製波的矩形脈衝序列用來等效調製波，用開關量取代模擬量，並通過對逆變電源開關管的通/斷控制，把直流電變成交流電。當調製波為正弦波時，輸出矩形脈衝序列的脈衝寬度按正弦規律變化，這種調製技術通常又稱為SPWM (SinusoidalPulse Width Modulation,正弦脈寬調製)技術。
[0003]基於SPWM源於正弦調製波與三角載波的比較，現有技術中，就二者之間的比較過程，多數採用方法為，在具體所需調製波或載波周期下，通過對正弦調製波與三角載波當前計數器值進行比較，以輸出所需要的SPWM波，但是這些方法通常不夠靈活。
[0004]本發明立足歸一化原理，從正弦調製波與三角載波數值相對交點出發，設計了一個正弦脈寬調製歸一化地址發生器。

【發明內容】

[0005]本發明的目的在於針對已有技術存在的缺陷和不足，提供一種正弦脈寬調製歸一化地址發生器，可以在SPWM調製時把正弦調製波與三角載波的交點相對位置與地址計數器對應起來，實現地址計數器的歸一化輸出，即輸出的是歸一化地址；這樣針對任意具體周期的SPWM波，只需使用脈衝計數器與這款正弦脈寬調製歸一化地址發生器輸出的歸一化地址具體解析值進行比較便可以實現SPWM波的輸出。
[0006]為達到上述目的，本發明的構思是:
數字系統中，以數字量來描述模擬量。在描述一個模擬量時，所用的數字量位數越多精度越高，但由於硬體資源的局限不可能無限制的擴大數字量位數。在設計SPWM數字系統時，正弦調製波與三角載波的比較運算其實是用一系列階梯波來代替。這就會引發一系列問題，首先，當數字量位不夠多時，正弦調製波與三角載波的交點就會出現遺漏，進而不能產生正確的SPWM，如果用於實際操作時可能會引發災難性後果；再者，在用數字量模擬正弦調製波與三角載波時，還可能會在真實交點之後出現虛假的交點，這同樣會引起不可估計的後果。通過計算，在SPWM調製中，取正弦載波調製度為1，正弦波與三角波的載波比為31的情況下，正弦調製波與三角載波二者所有交點中相距最近的兩個點的橫坐標值佔整個正弦調製波周期的萬分之三左右，當取一個正弦波周期內其橫坐標(即地址計數器)為13位其精度可達到萬分之一點三，這樣就便可以在原理上可以使正弦調製波與三角載波的交點不出現遺漏，至於具體實現時還需要做相應的處理；對於正弦調製波與三角載波出現的虛假交點，由於此時不可能會連續出現真實的交點，因此在具體設計時將此虛假的連續交點予以取消。
[0007]根據上述發明構思，本發明採用下述技術方案:
一種正弦脈寬調製歸一化地址發生器，包括輸入輸出I/O埠、分頻地址計數器模塊Carrier_N、正弦調製波與三角載波數據存儲單元、調製比移位加法器模塊Modulation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add,其特徵在於,所述各模塊通過局部總線相互連接。
[0008]所述輸入輸出I/O埠包括系統時鐘信號端Clk、復位信號端Rst、載波比信號輸入端Carrier_N[4:0]、調製比信號輸入端Modulation_M[2:0]、正弦調製波與三角載波歸一化地址輸出信號端Nor_add[12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter [5:0];所述系統時鐘信號端Clk和復位信號端Rst與分頻地址計數器模塊Carrier_N(2)、正弦調製波與三角載波數據存儲單元、調製比移位加法器模塊Modulation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add相互連接,提供時鐘和復位信號；所述載波比信號輸入端Carrier_N[4:0]與分頻地址計數器模塊Carrier_N、正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add相連；所述調製比信號輸入端Modulation_M[2:0]與調製比移位加法器模塊Modulation_M相連；所述正弦調製波與三角載波歸一化地址輸出信號端Nor_add[12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter[5:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add 相連。
[0009]所述分頻地址計數器模塊Carrier_N包含有第一?第三3個加法器、第一和第二兩個選擇器Mux、一個5位寄存器Car_N_counter [4:0]、一個13位寄存器sin_add[12:0]、一個I位寄存器ΕΝΑ、一個13位寄存器tri_add[12:0]、第一和第二兩個比較器以及輸入信號端 CLK、Rst、Carrier_N[4:0]和輸出信號 Sin_add[12:0]、Tri_add[12:0]、Ena。所述輸入信號端CLK和Rst連接到5位寄存器Car_N_counter[4:0]、13位寄存器sin_add[12:0]、1位寄存器ENA、13位寄存器tri_add[12:0]的時鐘端和復位端；所述第一加法器的兩個輸入端為5』h01和5位寄存器Car_N_counter [4:0]的輸出信號；所述第一選擇器Mux的兩個輸入端為5』h01和第一加法器的輸出信號,其輸出信號連接5位寄存器Car_N_counter [4:0]；所述第一比較器的兩個輸入端為Carrier_N[4:0]和5位寄存器Car_N_counter[4:0]的輸出信號，其輸出信號連接兩個選擇器Mux的控制信號端；所述第二加法器的輸入信號為13』 hOOOl和13位寄存器sin_add[12:0]的輸出信號；所述第二選擇器Mux的輸入信號為第二加法器的輸出信號和13位寄存器sin_add[12:0]的輸出信號,其輸出信號連接13位寄存器sin_add[12:0]輸入；所述13位寄存器sin_add[12:0]的輸出端連接分頻地址計數器模塊Carrier_N輸出端Sin_add[12:0];所述第二比較器的兩個輸入信號為13』hlFFF和13位寄存器sin_add[12:0]的輸出，其輸出連接5位寄存器Car_N_counter [4:0]、13位寄存器sin_add[12:0]、1位寄存器ENA的使能端；所述I位寄存器ENA輸入信號連接信號』 1』，輸出連接13位寄存器tri_add[12:0]的使能端和分頻地址計數器模塊Carrier_N輸出端Ena ;所述第三加法器的輸入信號連接13』 hOOOl和13位寄存器tri_add[12:0]的輸出信號；所述13位寄存器tri_add[12:0]輸入信號連接第三加法器的輸入,輸出信號連接第三加法器的輸入和分頻地址計數器模塊Carrier_N輸出端Tri_add[12:0]。所述輸入信號CLK、Rst和Carrier_N[4:0]與輸入輸出I/O埠連接、輸出信號Tri_add[12:0]與正弦調製波與三角載波數據存儲單元連接、輸出信號Sin_add[12:0]與正弦調製波與三角載波數據存儲單元和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add連接、輸出信號Ena與調製比移位加法器模塊Modulation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add連接。所述分頻地址計數器模塊Carrier_N的輸入端CLK和Rst提供時鐘和復位信號；加法計數器Car_N_counter [4:0]用於與輸入端Carrier_N[4:0]進行比較，其比較輸出信號連接到地址計數器sin_add[12:0]和tri_add[12:0]的使能端，實現其地址計數器分頻計數，sin_add[12:0]和tri_add[12:0]的輸出連接信號端Sin_add[12:0]和Tri_add[12:0]作為輸出；地址計數器sin_add[12:0]輸出信號與13』 hIFFFF比較，其結果作為輸出信號連接Ena輸出。所述分頻地址計數器模塊Carrier_N用於實現把所輸入載波比Carrier_N[4:0]進行指令分析，產生分別用於正弦調製波與三角載波數據存儲單元中所需地址信號，並為調製比移位加法器模塊ModUlation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add提供局部控制信號。
[0010]所述正弦調製波與三角載波數據存儲單元包含有兩組存儲區域，分別為Carrier_RAM(8192xl3bit)和Sin_RAM (8192xl3bit)，存儲著一個完整周期內的正弦調製波與三角載波的數字量，根據分頻地址計數器模塊Carrier_N輸入的地址信號對應輸出正弦調製波與三角載波的數字量用於調製比移位加法器模塊Modulation_M和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add的運算。
[0011]所述調製比移位加法器模塊Modulation_M&含有第一和第二兩個減法器、第三和第四兩個比較器、兩組各8個移位寄存器、第四和第五兩個加法器、第三和第四兩個選擇器Mux、一個13位寄存器Sin_M[12:0]以及輸入信號端CLK、Rst、Ena、Sin[12:0]、Modulation_M[2:0]和輸出信號端Sin_M[12:0];所述輸入信號端CLK、Rst、Ena連接到兩組各8個移位寄存器、13位寄存器Sin_M[12:0] (4.11)的時鐘端、復位端和使能端；所述第三比較器的正負端分別連接13』h0800和輸入信號Sin[12:0]，輸出連接第一減法器的控制端和第三選擇器Mux的控制端；所述第四比較器的正負端分別連接輸入信號Sin [12:0]和13』 h0800，其輸出信號連接第二減法器的控制端和第四選擇器Mux的控制端；所述第一減法器的正負端連接輸入信號Sin [12:0]和13』h0800，輸出連接第一組8個移位寄存器中第一個寄存器的輸入端；所述第二減法器的正負端連接輸入信號13』 h0800和Sin [12:0]，輸出連接第二組8個移位寄存器中第一個寄存器的輸入端；所述第四加法器的輸入信號為第一組8個移位寄存器的輸出信號,其控制信號為Modulation_M[2:0],其輸出信號連接第一個選擇器Mux的輸入端；所述第二個加法器的輸入信號為第二組8個移位寄存器的輸出信號，其控制信號為Modulation_M[2:0]，其輸出信號連接第三選擇器Mux的輸入端；所述第三選擇器Mux的另一個輸入連接13位寄存器Sin_M[12:0]的輸出信號，其輸出信號連接第四選擇器Mux的輸入；所述第四選擇器Mux的輸出連接13位寄存器Sin_M[12:0]的輸入信號；所述13位寄存器Sin_M[12:0]輸出信號連接第三選擇器Mux的輸入和調製比移位加法器模塊Modulation_M輸出端Sin_M[12:0];所述輸入信號CLK、Rst和Modulation_M[2:0]與輸入輸出I/O埠連接、輸入信號Sin[12:0]與正弦調製波與三角載波數據存儲單元連接、輸入信號Ena與分頻地址計數器模塊Carrier_N連接、輸出信號Sin_M[12:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add連接；所述調製比移位加法器模塊Modulation_M的輸入端CLK、Rst和Ena提供時鐘、復位和使能信號；輸入信號Sin [12:0]與13』 h0800，其比較結果有大於等於以及小於這兩種情況，分別控制著一個減法器，減法器的兩個輸入端為Sin [12:0]與13』h0800，二者的差值結果分別連接一組8個移位寄存器，移位寄存器的輸出端分別連接到選擇加法器的輸入端；輸入信號ModulationM[2:0]連接選擇加法器的控制端，選擇加法器輸出端分別連接到兩個選擇器Mux的輸入端，Mux控制端分別來自Sin[12:0]與13』 h0800比較結果，Mux輸出連接寄存器sin_M[12:0], sin_M[12:0]結果作為輸出信號連接Sin_M[12:0]輸出；所述調製比移位加法器模塊Modulation_M用於實現把所輸入的調製比Modulation_M[2:0]進行指令分析,結合分頻地址計數器模塊Carrier_N輸出的控制信號產生所需要調製比下的正弦調製波數字量值給正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add。
[0012]所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add包括第五~第八4個比較器、第六和第七兩個加法器，一個或門or、一個與門add、第五~第八4個選擇器Mux、一個5位寄存器Dalay_C [4:0]、一個反相器、一個6位寄存器nor_c [5:0]、一個13 位寄存器 nor_a[12:0]以及輸入信號端 CLK、Rst、Ena、Carrier_N[4:0]、Sin_add[12:0]、Sin_M[12:0] >Tri [12:0]和輸出信號端 Nor_counter [5:0]、Nor_add[12:0];所述輸入信號CLK連接5位寄存器Dalay_C [4:0],6位寄存器nor_c [5:0]、13位寄存器nor_a[12:0]的時鐘信號端；所述輸入信號Rst連接6位寄存器1101'_(3[5:0]、13位寄存器1101'_&[12:0]的復位端；所述第五個比較器的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸入信號Tri [12:0]和Sin_M[12:0]，其輸出信號連接或門or的一個輸入端；所述第六比較器的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸入信號Sin_M[12:0]和Tri [12:0]，其輸出信號連接或門or的另一個輸入端；所述第五選擇器Mux的輸入信號為I』 hi和或門or的輸出信號,其控制端為第七比較器的輸出信號；所述與門add的兩個輸入為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸入信號Ena和第五選擇器Mux的輸出信號,其輸出端連接第六選擇器Mux的控制端和5位寄存器Dalay_C [4:0]的使能端；第六加法器的兩個輸入端連接5』h01和第八比較器的輸出信號；所述第六選擇器Mux的輸入信號為第六加法器的輸出和第八比較器的輸出信號，輸出信號連接5位寄存器Dalay_C[4:0]的輸入；所述第七比較器的輸入連接5』 h00和5位寄存器Dalay_C[4:0]的輸出；所述第八比較器的輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸入信號Carrier_N[4:0]和5位寄存器Dalay_C[4:0]的輸出，其輸出連接5位寄存器Dalay_C[4:0]的清零端和反相器的輸入；所述第七加法器的輸入信號為5』h01和6位寄存器nor_c[5:0]的輸出；所述第七選擇器Mux的輸入為6位寄存器nor_c[5:0]的輸出和第七加法器的輸出，其控制信號連接反相器的輸出；所述第八選擇器Mux的輸入連接正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸入信號Sin_add[12:0]和13位寄存器nor_a[12:0]的輸出，其控制信號連接反相器的輸出；所述6位寄存器nor_C[5:0]的輸入連接第七選擇器Mux的輸出端，其使能端連接反相器的輸出，其輸出端連接第七加法器的輸入和第七選擇器Mux的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸出信號端Nor_counter [5:0];所述13位寄存器nor_a[12:0]的輸入連接第八選擇器Mux的輸出端，其使能端連接反相器的輸出，其輸出端連接第八選擇器Mux的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add輸出信號端Nor_add[12:0];所述輸入信號CLK、Rst和Carrier_N[4:0]與輸入輸出I/O埠連接、輸入信號Ena和Sin_add[12:0] 與分頻地址計數器模塊Carrier_N連接、輸入信號Tri[12:0]與正弦調製波與三角載波數據存儲單元連接、輸入信號Sin_M[12:0]與調製比移位加法器模塊Modulation_M連接、輸出信號Nor_add[12:0]和Nor_counter [5:0]與輸入輸出I/O埠連接；所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add的輸入端CLK和Rst提供時鐘和復位信號；輸入信號Sin_M[12:0]和Tri [12:0]，其比較結果連接或門or與選擇器Mux,輸入信號Ena與Mux輸出信號連接與門and,其相與結果連接延時計數器Delay_C[4:0]使能端，Delay_C[4:0]輸出結果分別與5』 hOO和輸入信號Carrier_N[4:0]相連，實現對Sin_M[12:0]和Tri [12:0]比較結果的控制與對Delay_C[4:0]的賦值操作以及對歸一化地址寄存器nor_a[12:0]和歸一化地址計數器nor_c[5:0]的使能；輸入信號Sin_add[12:0]連接歸一化地址寄存器nor_a[12:0] ；nor_a[12:0]與nor_c[5:0]結果作為輸出信號分別連接Nor_add[12:0]和Nor_COunter [5:0]輸出；所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add用於實現調製比移位加法器模塊Modulation_M給出的正弦調製波與與三角載波數據存儲單元給出的三角載波之間的比較，輸出二者交點處的正弦調製波歸一化地址和其相應的計數值。
[0013]本發明與現有技術相比較，具有如下顯而易見的突出實質性特點和顯著技術進步:本發明立足SPWM調製中不同載波比與調製比會對調製結果產生不同SPWM波形，巧妙設計計數器、移位寄存器和加法器，並在SPWM調製時把正弦調製波與三角載波的交點相對位置與調製波地址計數器對應起來，實現地址計數器的歸一化輸出，即輸出的是歸一化地址；這樣針對任意具體周期的SPWM波，只需使用脈衝計數器與這款正弦脈寬調製歸一化地址發生器輸出的歸一化地址具體解析值進行比較便可以實現SPWM波的輸出。本發明從實際出發，設計了一款正弦脈寬調製歸一化地址發生器，具有可操作性。
[0014]【專利附圖】

【附圖說明】:
圖1是正弦調製波與三角載波交點相對位置與地址計數器解析圖 圖2是數字系統中一個正弦調製波周期內正弦調製波與三角載波交點情況。
[0015]圖3正弦脈寬調製歸一化地址發生器結構框圖。
[0016]圖4分頻地址計數器Carrier_N電路實現。
[0017]圖5調製比移位加法器Modulation_M電路實現。
[0018]圖6正弦調製波三角載波歸一化地址輸出器Normalization_add電路實現。
[0019]圖7正弦脈寬調製歸一化地址發生器仿真波形圖。
【具體實施方式】
[0020]下面結合附圖以及優選實施例對本發明作進一步的詳細說明。
[0021]實施例一:參見圖3，本正弦脈寬調製歸一化地址發生器，包括輸入輸出1/0埠
(I)、分頻地址計數器模塊Carrier_N (2)、正弦調製波與三角載波數據存儲單元(3)、調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5),其特徵在於,所述各模塊通過局部總線相互連接。
[0022]實施例二:參見圖3至圖6，本實施例與實施例一基本相同，特徵之處如下: 所述輸入輸出I/o埠(I)包括系統時鐘信號端Clk、復位信號端Rst、載波比信號輸入端Carrier_N[4:0]、調製比信號輸入端Modulation_M[2:0]、正弦調製波與三角載波歸一化地址輸出信號端No r_a d d [ 12:0 ]、正弦調製波與三角載波歸一化地址輸出計數器信號端NOr_COunter[5:0];所述系統時鐘信號端Clk和復位信號端Rst與分頻地址計數器模塊Carrier_N (2)、正弦調製波與三角載波數據存儲單元(3)、調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)相互連接，提供時鐘和復位信號；所述載波比信號輸入端Carrier_N[4:0]與分頻地址計數器模塊C ar r i e r_N (2 )、正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add(5)相連；所述調製比信號輸入端Modulation_M[2:0]與調製比移位加法器模塊Modulation_M(4)相連；所述正弦調製波與三角載波歸一化地址輸出信號端Nor_add [12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter [5:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)相連。
[0023]所述分頻地址計數器模塊Carrier_N(2)包含有第一?第三3個加法器(2.1,2.2、2.3)、第一和第二兩個選擇器 Mux(2.4,2.5)、一個 5 位寄存器 Car_N_counter [4:0] (2.6)、一個13位寄存器sin_add[12:0](2.7)、一個I位寄存器ENAC2.8)、一個13位寄存器tri_add[12:0] (2.9)、第一和第二兩個比較器(2.10,2.11)以及輸入信號端CLK、Rst、Carrier_N[4:0]和輸出信號Sin_add[12:0]、Tri_add[12:0]、Ena ;所述輸入信號端CLK和Rst連接到 5 位寄存器 Car_N_counter[4:0] (2.6),13 位寄存器 sin_add[12:0] (2.7)、I 位寄存器ENA (2.8)、13位寄存器tri_add[12:0] (2.9)的時鐘端和復位端;所述第一加法器(2.1)的兩個輸入端為5』h01和5位寄存器Car_N_counter [4:0] (2.6)的輸出信號；所述第一選擇器Mux (2.4)的兩個輸入端為5』 h01和第一加法器(2.1)的輸出信號,其輸出信號連接5位寄存器Car_N_counter [4:0] (2.6);所述第一比較器(2.10)的兩個輸入端為Carrier_N[4:0]和5位寄存器Car_N_cOunter[4:0] (2.6)的輸出信號，其輸出信號連接兩個選擇器Mux (2.4,2.5)的控制信號端;所述第二加法器(2.2)的輸入信號為13，hOOOl和13位寄存器sin_add[12:0] (2.7)的輸出信號；所述第二選擇器Mux (2.5)的輸入信號為第二加法器(2.2)的輸出信號和13位寄存器sin_add[12:0] (2.7)的輸出信號，其輸出信號連接13位寄存器sin_add[12:0] (2.7)輸入；所述13位寄存器sin_add[12:0]的輸出端連接分頻地址計數器模塊Carrier_N (2)輸出端Sin_add[12:0];所述第二比較器(2.11)的兩個輸入信號為13』 hlFFF和13位寄存器sin_add[12:0] (2.7)的輸出，其輸出連接5位寄存器 Car_N_counter[4:0] (2.6)、13 位寄存器 sin_add[12:0] (2.7)、I 位寄存器 ENA (2.8)的使能端；所述I位寄存器ENA (2.8)輸入信號連接信號』 1』，輸出連接13位寄存器tri_add[12:0] (2.9)的使能端和分頻地址計數器模塊Carrier_N (2)輸出端Ena ;所述第三加法器(2.3)的輸入信號連接13，h0001和13位寄存器tri_add[12:0] (2.9)的輸出信號；所述13位寄存器tri_add[12:0] (2.9)輸入信號連接第三加法器(2.3)的輸入，輸出信號連接第三加法器(2.3)的輸入和分頻地址計數器模塊Carrier_N (2)輸出端Tri_add[12:0]；所述輸入信號CLK、Rst和Carrier_N[4:0]與輸入輸出1/0埠( I)連接、輸出信號Tri_add[12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸出信號Sin_add[12:0]與正弦調製波與三角載波數據存儲單元(3)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接、輸出信號Ena與調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接；所述分頻地址計數器模塊Carrier_N (2)的輸入端CLK和Rst提供時鐘和復位信號；加法計數器Car_N_counter [4:0]用於與輸入端Carrier_N[4:0]進行比較,其比較輸出信號連接到地址計數器sin_add[12:0]和tri_add[12:0]的使能端，實現其地址計數器分頻計數，sin_add[12:0]和 tri_add[12:0]的輸出連接信號端 Sin_add[12:0]和 Tri_add[12:0]作為輸出；地址計數器sin_add[12:0]輸出信號與13』hlFFFF比較，其結果作為輸出信號連接Ena輸出；所述分頻地址計數器模塊Carrier_N (2)用於實現把所輸入載波比Carrier_N[4:0]進行指令分析，產生分別用於正弦調製波與三角載波數據存儲單元(3)中所需地址信號，並為調製比移位加法器模塊ModUlation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)提供局部控制信號。
[0024]所述正弦調製波與三角載波數據存儲單元(3)包含有兩組存儲區域，分別為Carrier_RAM(8192xl3bit)和Sin_RAM (8192xl3bit)，存儲著一個完整周期內的正弦調製波與三角載波的數字量，根據分頻地址計數器模塊Carrier_N (2)輸入的地址信號對應輸出正弦調製波與三角載波的數字量用於調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)的運算。
[0025]所述調製比移位加法器模塊ModUlation_M (4)包含有第一和第二兩個減法器(4.1,4.4)、第三和第四兩個比較器(4.2,4.3)、兩組各8個移位寄存器(4.5,4.6)、第四和第五兩個加法器(4.7、4.8)、第三和第四兩個選擇器血妖4.9、4.10)、一個13位寄存器Sin_M[12:0] (4.11)以及輸入信號端 CLK、Rst、Ena、Sin[12:0]、Modulation_M[2:0]和輸出信號端Sin_M[12:0];所述輸入信號端CLK、Rst、Ena連接到兩組各8個移位寄存器(4.5,4.6)、13位寄存器Sin_M[12:0](4.11)的時鐘端、復位端和使能端；所述第三比較器(4.2)的正負端分別連接13』 h0800和輸入信號Sin[12:0]，輸出連接第一減法器(4.1)的控制端和第三選擇器Mux (4.9)的控制端；所述第四比較器(4.3)的正負端分別連接輸入信號5化[12:0]和13』汕800，其輸出信號連接第二減法器(4.4)的控制端和第四選擇器Mux (4.10)的控制端；所述第一減法器(4.1)的正負端連接輸入信號Sin[12:0]和13』 h0800，輸出連接第一組8個移位寄存器(4.5)中第一個寄存器的輸入端；所述第二減法器(4.4)的正負端連接輸入信號13』 h0800和Sin[12:0]，輸出連接第二組8個移位寄存器(4.6)中第一個寄存器的輸入端；所述第四加法器(4.7)的輸入信號為第一組8個移位寄存器(4.5)的輸出信號，其控制信號為Modulat ion_M [2:0],其輸出信號連接第一個選擇器Mux (4.9)的輸入端；所述第二個加法器(4.8)的輸入信號為第二組8個移位寄存器(4.6)的輸出信號，其控制信號為Modulation_M[2:0]，其輸出信號連接第三選擇器Mux (4.9)的輸入端；所述第三選擇器Mux (4.9)的另一個輸入連接13位寄存器Sin_M[12:0] (4.11)的輸出信號，其輸出信號連接第四選擇器Mux (4.10)的輸入；所述第四選擇器Mux (4.10)的輸出連接13位寄存器Sin_M[12:0] (4.11)的輸入信號；所述13位寄存器Sin_M[12:0] (4.11)輸出信號連接第三選擇器Mux (4.9)的輸入和調製比移位加法器模塊Modulation_M (4)輸出端Sin_M[12:0];所述輸入信號CLK、Rst和Modulation_M[2:0]與輸入輸出I/O埠(I)連接、輸入信號Sin [12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸入信號Ena與分頻地址計數器模塊Carrier_N(2)連接、輸出信號Sin_M[12:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接；所述調製比移位加法器模塊Modulation_M(4)的輸入端CLK、Rst和Ena提供時鐘、復位和使能信號；輸入信號Sin[12:0]與13』h0800，其比較結果有大於等於以及小於這兩種情況，分別控制著一個減法器，減法器的兩個輸入端為Sin[12:0]與13』 h0800，二者的差值結果分別連接一組8個移位寄存器，移位寄存器的輸出端分別連接到選擇加法器的輸入端；輸入信號Modulation_M[2:0]連接選擇加法器的控制端，選擇加法器輸出端分別連接到兩個選擇器Mux的輸入端，Mux控制端分別來自 Sin[12:0]與 13，h0800 比較結果，Mux 輸出連接寄存器 sin_M[12:0], sin_M[12:0]結果作為輸出信號連接Sin_M[12:0]輸出；所述調製比移位加法器模塊Modulation_M (4)用於實現把所輸入的調製比ModUlation_M[2:0]進行指令分析，結合分頻地址計數器模塊Carrier_N (2)輸出的控制信號產生所需要調製比下的正弦調製波數字量值給正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)。
[0026]所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)包括第五?第八4個比較器(5.1、5.2、5.9、510)、第六和第七兩個加法器(5.6、5.12), 一個或門or (5.3)、一個與門add (5.5)、第五?第八4個選擇器Mux (5.4、5.7、5.13、5.15)、一個5位寄存器Dalay_C[4:0] (5.8)、一個反相器(5.11)、一個6位寄存器nor_c[5:0](5.14)、一個 13 位寄存器 nor_a[12:0] (5.16)以及輸入信號端 CLK、Rst、Ena、Carrier_N[4:0]、Sin_add[12:0]、Sin_M[12:0]、Tri [12:0]和輸出信號端 Nor_counter [5:0]、Nor_add[12:0];所述輸入信號CLK連接5位寄存器Dalay_C[4:0] (5.8)、6位寄存器nor_c [5:0](5.14)、13位寄存器nor_a[12:0] (5.16)的時鐘信號端；所述輸入信號Rst連接6位寄存器nor_c[5:0] (5.14)、13位寄存器nor_a[12:0] (5.16)的復位端；所述第五個比較器(5.1)的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊NormaliZation_add (5)輸入信號Tri [12:0]和Sin_M[12:0]，其輸出信號連接或門or (5.3)的一個輸入端；所述第六比較器(5.2)的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Sin_M[12:0]和Tri [12:0]，其輸出信號連接或門or(5.3)的另一個輸入端；所述第五選擇器Mux (5.4)的輸入信號為I』hi和或門or (5.3)的輸出信號，其控制端為第七比較器(5.9)的輸出信號；所述與門add (5.5)的兩個輸入為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Ena和第五選擇器Mux (5.4)的輸出信號,其輸出端連接第六選擇器Mux (5.7)的控制端和5位寄存器Dalay_C[4:0] (5.8)的使能端;第六加法器(5.6)的兩個輸入端連接5，hOl和第八比較器(5.10)的輸出信號；所述第六選擇器Mux (5.7)的輸入信號為第六加法器(5.6)的輸出和第八比較器(5.10)的輸出信號，輸出信號連接5位寄存器Dalay_C[4:0] (5.8)的輸入；所述第七比較器(5.9)的輸入連接5』 h00和5位寄存器Dalay_C[4:0] (5.8)的輸出；所述第八比較器(5.10)的輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normal ization_add (5)輸入信號 Carrier_N[4:0]和 5 位寄存器 Dalay_C[4:0] (5.8)的輸出，其輸出連接5位寄存器Dalay_C[4:0] (5.8)的清零端和反相器(5.11)的輸入；所述第七加法器(5.12)的輸入信號為5』 hOl和6位寄存器nor_c[5:0] (5.14)的輸出；所述第七選擇器Mux (5.13)的輸入為6位寄存器nor_c[5:0] (5.14)的輸出和第七加法器(5.12)的輸出，其控制信號連接反相器(5.11)的輸出；所述第八選擇器Mux (5.15)的輸入連接正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Sin_add[12:0]和13位寄存器nor_a[12:0]的輸出，其控制信號連接反相器(5.11)的輸出；所述6位寄存器nor_c[5:0] (5.14)的輸入連接第七選擇器Mux (5.13)的輸出端,其使能端連接反相器(5.11)的輸出，其輸出端連接第七加法器(5.12)的輸入和第七選擇器Mux(5.13)的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸出信號端Nor_counter [5:0];所述13位寄存器nor_a[12:0] (5.16)的輸入連接第八選擇器Mux (5.15)的輸出端，其使能端連接反相器(5.11)的輸出，其輸出端連接第八選擇器Mux (5.15)的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add
(5)輸出信號端Nor_add[12:0];所述輸入信號CLK、Rst和Carrier_N[4:0]與輸入輸出I/O埠(I)連接、輸入信號Ena和Sin_add[12:0]與分頻地址計數器模塊Carrier_N (2)連接、輸入信號Tri [12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸入信號Sin_M[12:0]與調製比移位加法器模塊Modulation_M(4)連接、輸出信號Nor_add[12:0]和Nor_counter [5:0]與輸入輸出I/O埠( I)連接；所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)的輸入端CLK和Rst提供時鐘和復位信號；輸入信號Sin_M[12:0]和Tri [12:0]，其比較結果連接或門or與選擇器Mux，輸入信號Ena與Mux輸出信號連接與門and,其相與結果連接延時計數器Delay_C[4:0]使能端，Delay_C[4:0]輸出結果分別與5』h00和輸入信號Carrier_N[4:0]相連，實現對Sin_M[12:0]和Tri [12:0]比較結果的控制與對Delay_C[4:0]的賦值操作以及對歸一化地址寄存器nor_a[12:0]和歸一化地址計數器nor_c[5:0]的使能；輸入信號Sin_add[12:0]連接歸一化地址寄存器nor_a[12:0] ；nor_a[12:0]與 nor_c[5:0]結果作為輸出信號分別連接 Nor_add[12:0]和 Nor_counter [5:0]輸出；所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)用於實現調製比移位加法器模塊ModUlation_M (4)給出的正弦調製波與與三角載波數據存儲單元(3)給出的三角載波之間的比較，輸出二者交點處的正弦調製波歸一化地址和其相應的計數值。
[0027]實施例三:以下結合附圖和實例對本發明做進一步說明，以下的描述僅用於理解本發明技術方案使用，不用於限定本發明的範圍。
[0028]本實施例利用Altera公司提供的DEl開發板設計SPWM調製波周期歸一化地址發生器。根據系統設計要求利用FPGA開發工具Quartus II實現系統硬體開發，基於FPGA可編程器件進行正弦脈寬調製歸一化地址發生器。[0029]如圖3正弦脈寬調製歸一化地址發生器結構框圖、圖4分頻地址計數器Carriei_N電路實現、圖5調製比移位加法器Modulation_M電路實現、圖6正弦調製波三角載波歸一化地址輸出器Normalization_add電路實現所示，該設計包括輸入輸出1/0埠(I)、分頻地址計數器模塊Carrier_N (2)、正弦調製波與三角載波數據存儲單元(3)、調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5),其特徵在於,所述各模塊通過局部總線相互連接。
[0030]1、輸入輸出1/0埠(1)，設計如下:
輸入輸出I/o埠( I)包括系統時鐘信號端Clk、復位信號端Rst、載波比信號輸入端Carr i er_N [4:0 ]、調製比信號輸入端Mo du I at i on_M [ 2:0 ]、正弦調製波與三角載波歸一化地址輸出信號端Nor_add[12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter [5:0]。本設計系統上電開始運行後，Clk提供系統工作時鐘，Rst復位信號端先對各模塊復位初始化；用戶可以根據需要設置載波比信號輸入端Carrier_N[4:0] (N=1:31)和 Modulation_M[2:0] (Μ=0.8，0.85，0.9，0.95，1.0，1.05，1.1, 1.15)實現不同載波比與調製比下的SPWM，如圖5正弦脈寬調製歸一化地址發生器仿真波形圖所示。
[0031]2、分頻地址計數器模塊Carrier_N (2),設計如下:
分頻地址計數器模塊Carrier_N (2)用於實現把所輸入的載波比Carrier_N[4:0]進行指令分析，產生載波比為I到31之間的不同地址值，分別用於正弦調製波與三角載波數據存儲單元(3)中的所需的地址信號，並產生調製比移位加法器模塊ModUlation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)開始運行的控制信號。
[0032]3、正弦調製波與三角載波數據存儲單元(3)，設計如下:
正弦調製波與三角載波數據存儲單元(3)包含有兩組存儲區域，分別為Carrier_RAM(8192xl3bit)和Sin_RAM (8192xl3bit)，存儲著一個完整周期內的正弦調製波與三角載波的數字量，這裡選擇8192xl3bit是因為8192可以達到正弦調製波與三角載波二者所有交點中相距最近的兩個點的橫坐標值佔整個正弦調製波周期的萬分之三的精度，而此時因為三角為階梯遞增，最大值則為4096，故正弦調製波與三角載波基本幅值選擇13bit。分頻地址計數器模塊Carrier_N (2)輸入地址信號選擇相應正弦調製波與三角載波的數字量以用於調製比移位加法器模塊ModUlation_M (4)的幅度調製以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)中二者的比較求解運算。
[0033]4、調製比移位加法器模塊Modulation_M (4),設計如下:
調製比移位加法器模塊Modulation_M (4)用於實現把所輸入的調製比Modulation_M[2:0]進行指令分析，可以實現調製比分別為M=0.8，0.85,0.9,0.95，1.0，1.05，1.1, 1.15情況下的調製；分頻地址計數器模塊Carrier_N (2)輸出的控制信號用於開啟調製比移位加法器模塊ModUlation_M (4)運行，產生的正弦調製波值輸入給正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5),用於SPWM調製比較。
[0034]5、正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add(5),設計如下:
正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)用於實現調製比移位加法器模塊Modulation_M (4)給出的正弦調製波與與三角載波數據存儲單元(3)給出的三角載波之間的比較，輸出二者交點處的正弦調製波歸一化地址和其相應的計數值。在求解正弦調製波歸一化地址時需要考慮到虛假交點的存在，設計一組計數器用於屏蔽真實交點之後的虛假交點。如圖7正弦脈寬調製歸一化地址發生器仿真波形圖所示。
【權利要求】
1.一種正弦脈寬調製歸一化地址發生器，包括輸入輸出I/O埠(I)、分頻地址計數器模塊Carrier_N (2)、正弦調製波與三角載波數據存儲單元(3)、調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add(5)，其特徵在於:所述各模塊通過局部總線相互連接。
2.根據權利要求1所述正弦脈寬調製歸一化地址發生器，其特徵在於:所述輸入輸出I/O埠(I)包括系統時鐘信號端Clk、復位信號端Rst、載波比信號輸入端Carrier_N[4:0]、調製比信號輸入端Modulation_M[2:0]、正弦調製波與三角載波歸一化地址輸出信號端Nor_add[12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter[5:0];所述系統時鐘信號端Clk和復位信號端Rst與分頻地址計數器模塊Carrier_N (2)、正弦調製波與三角載波數據存儲單元(3)、調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)相互連接，提供時鐘和復位信號；所述載波比信號輸入端Carrier_N[4:0]與分頻地址計數器模塊C ar r i e r_N (2 )、正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add(5)相連；所述調製比信號輸入端Modulation_M[2:0]與調製比移位加法器模塊Modulation_M(4)相連；所述正弦調製波與三角載波歸一化地址輸出信號端Nor_add [12:0]、正弦調製波與三角載波歸一化地址輸出計數器信號端Nor_counter [5:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)相連。
3.根據權利要求1所述正弦脈寬調製歸一化地址發生器，其特徵在於:所述分頻地址計數器模塊Carrier_N (2)包含有第一-第三3個加法器(2.1、2.2、2.3)、第一和第二兩個選擇器 Mux(2.4、2.5)、一個 5 位寄存器 Car_N_counter [4:0] (2.6)、一個 13 位寄存器 sin_add[12:0] (2.7)、 一個 I 位寄存器 ΕΝΑ (2.8)、一個 13 位寄存器 tri_add[12:0] (2.9)、第一和第二兩個比較器(2.10,2.11)以及輸入信號端CLK、Rst、Carrier_N[4:0]和輸出信號Sin_add[12:0]、Tri_add[12:0]、Ena ;所述輸入信號端CLK和Rst連接到5位寄存器Car_N_counter[4:0] (2.6)、13 位寄存器 sin_add[12:0] (2.7)、I 位寄存器 ENA (2.8)、13位寄存器tri_add[12:0] (2.9)的時鐘端和復位端；所述第一加法器(2.1)的兩個輸入端為5』 h01和5位寄存器Car_N_counter [4:0] (2.6)的輸出信號；所述第一選擇器Mux(2.4)的兩個輸入端為5』 h01和第一加法器(2.1)的輸出信號,其輸出信號連接5位寄存器 Car_N_counter [4:0] (2.6);所述第一比較器(2.10)的兩個輸入端為 Carrier_N[4:0]和5位寄存器Car_N_cOunter[4:0] (2.6)的輸出信號，其輸出信號連接兩個選擇器Mux(2.4,2.5)的控制信號端；所述第二加法器(2.2)的輸入信號為13』 h0001和13位寄存器sin_add[12:0] (2.7)的輸出信號；所述第二選擇器Mux (2.5)的輸入信號為第二加法器(2.2)的輸出信號和13位寄存器sin_add[12:0] (2.7)的輸出信號，其輸出信號連接13位寄存器sin_add[12:0] (2.7)輸入；所述13位寄存器sin_add[12:0]的輸出端連接分頻地址計數器模塊Carrier_N (2)輸出端Sin_add[12:0];所述第二比較器(2.11)的兩個輸入信號為13』 hlFFF和13位寄存器sin_add[12:0] (2.7)的輸出，其輸出連接5位寄存器 Car_N_counter[4:0] (2.6)、13 位寄存器 sin_add[12:0] (2.7)、I 位寄存器 ENA (2.8)的使能端；所述I位寄存器ENA (2.8)輸入信號連接信號』 1』，輸出連接13位寄存器tri_add[12:0] (2.9)的使能端和分頻地址計數器模塊Carrier_N (2)輸出端Ena ;所述第三加法器(2.3)的輸入信號連接13，h0001和13位寄存器tri_add[12:0] (2.9)的輸出信號；所述13位寄存器tri_add[12:0] (2.9)輸入信號連接第三加法器(2.3)的輸入，輸出信號連接第三加法器(2.3)的輸入和分頻地址計數器模塊Carrier_N (2)輸出端Tri_add[12:0]；所述輸入信號CLK、Rst和Carrier_N[4:0]與輸入輸出I/O埠( I)連接、輸出信號Tri_add[12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸出信號Sin_add[12:0]與正弦調製波與三角載波數據存儲單元(3)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接、輸出信號Ena與調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接；所述分頻地址計數器模塊Carrier_N (2)的輸入端CLK和Rst提供時鐘和復位信號；加法計數器Car_N_counter [4:0]用於與輸入端Carrier_N[4:0]進行比較,其比較輸出信號連接到地址計數器sin_add[12:0]和tri_add[12:0]的使能端，實現其地址計數器分頻計數，sin_add[12:0]和 tri_add[12:0]的輸出連接信號端 Sin_add[12:0]和 Tri_add[12:0]作為輸出；地址計數器sin_add[12:0]輸出信號與13』hlFFFF比較，其結果作為輸出信號連接Ena輸出；所述分頻地址計數器模塊Carrier_N (2)用於實現把所輸入載波比Carrier_N[4:0]進行指令分析，產生分別用於正弦調製波與三角載波數據存儲單元(3)中所需地址信號，並為調製比移位加法器模塊ModUlation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)提供局部控制信號。
4.根據權利要求1所述正弦脈寬調製歸一化地址發生器，其特徵在於:所述正弦調製波與三角載波數據存儲單元(3)包含有兩組存儲區域，分別為Carrier_RAM(8192xl3bit)和Sin_RAM(8192xl3bit)，存儲著一個完整周期內的正弦調製波與三角載波的數字量，根據分頻地址計數器模塊Carrier_N (2)輸入的地址信號對應輸出正弦調製波與三角載波的數字量用於調製比移位加法器模塊Modulation_M (4)和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)的運算。
5.根據權利要求1所述正弦脈寬調製歸一化地址發生器，其特徵在於，所述調製比移位加法器模塊Modulation_M (`4)包含有第一和第二兩個減法器(4.1、4.4)、第三和第四兩個比較器(4.2,4.3)、兩組各8個移位寄存器(4.5,4.6)、第四和第五兩個加法器(4.7、`4.8)、第三和第四兩個選擇器Mux (4.9、4.10)、一個13位寄存器Sin_M[12:0] (4.11)以及輸入信號端 CLK、Rst、Ena、Sin [12:0]、Modulation_M[2:0]和輸出信號端 Sin_M[12:0]；所述輸入信號端CLK、Rst、Ena連接到兩組各8個移位寄存器(4.5,4.6),13位寄存器Sin_M[12:0] (4.11)的時鐘端、復位端和使能端；所述第三比較器(4.2)的正負端分別連接13』 h0800和輸入信號Sin[12:0]，輸出連接第一減法器(4.1)的控制端和第三選擇器Mux (4.9)的控制端；所述第四比較器(4.3)的正負端分別連接輸入信號Sin[12:0]和13』汕800，其輸出信號連接第二減法器(4.4)的控制端和第四選擇器Mux (4.10)的控制端；所述第一減法器(4.1)的正負端連接輸入信號Sin[12:0]和13』 h0800，輸出連接第一組8個移位寄存器(4.5)中第一個寄存器的輸入端；所述第二減法器(4.4)的正負端連接輸入信號13』 h0800和Sin[12:0]，輸出連接第二組8個移位寄存器(4.6)中第一個寄存器的輸入端；所述第四加法器(4.7)的輸入信號為第一組8個移位寄存器(4.5)的輸出信號，其控制信號為Modulation_M[2:0]，其輸出信號連接第一個選擇器Mux (4.9)的輸入端；所述第二個加法器(4.8)的輸入信號為第二組8個移位寄存器(4.6)的輸出信號，其控制信號為Modulation_M[2:0]，其輸出信號連接第三選擇器Mux (4.9)的輸入端；所述第三選擇器Mux (4.9)的另一個輸入連接13位寄存器Sin_M[12:0] (4.11)的輸出信號，其輸出信號連接第四選擇器Mux (4.10)的輸入；所述第四選擇器Mux (4.10)的輸出連接13位寄存器Sin_M[12:0] (4.11)的輸入信號；所述13位寄存器Sin_M[12:0] (4.11)輸出信號連接第三選擇器Mux (4.9)的輸入和調製比移位加法器模塊Modulation_M (4)輸出端Sin_M[12:0];所述輸入信號CLK、Rst和Modulation_M[2:0]與輸入輸出I/O埠(I)連接、輸入信號Sin[12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸入信號Ena與分頻地址計數器模塊Carrier_N(2)連接、輸出信號Sin_M[12:0]和正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)連接；所述調製比移位加法器模塊Modulation_M(4)的輸入端CLK、Rst和Ena提供時鐘、復位和使能信號；輸入信號Sin[12:0]與13』h0800，其比較結果有大於等於以及小於這兩種情況，分別控制著一個減法器，減法器的兩個輸入端為Sin[12:0]與13』 h0800，二者的差值結果分別連接一組8個移位寄存器，移位寄存器的輸出端分別連接到選擇加法器的輸入端；輸入信號Modulation_M[2:0]連接選擇加法器的控制端，選擇加法器輸出端分別連接到兩個選擇器Mux的輸入端，Mux控制端分別來自 Sin[12:0]與 13，h0800 比較結果，Mux 輸出連接寄存器 sin_M[12:0], sin_M[12:0]結果作為輸出信號連接Sin_M[12:0]輸出；所述調製比移位加法器模塊Modulation_M (4)用於實現把所輸入的調製比ModUlation_M[2:0]進行指令分析，結合分頻地址計數器模塊Carrier_N (2)輸出的控制信號產生所需要調製比下的正弦調製波數字量值給正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)。
6.根據權利要求1所述正弦脈寬調製歸一化地址發生器，其特徵在於，所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)包括第五-第八4個比較器(5.1、5.2、5.9、510)、第六和第七兩個加法器(5.6、5.12), —個或門or (5.3)、一個與門add (5.5)、第五-第 八4個選擇器Mux (5.4,5.7,5.13,5.15)、一個5位寄存器Dalay_C[4:0] (5.8)、一個反相器(5.11)、一個6位寄存器nor_c[5:0] (5.14)、一個13位寄存器nor_a[12:0] (5.16)以及輸入信號端 CLK、Rst、Ena、Carrie;r_N[4:0]、Sin_add[12:0]、Sin_M[12:0]、Tri [12:0]和輸出信號端 Nor_counter [5:0]、Nor_add[12:0];所述輸入信號 CLK連接 5 位寄存器 Dalay_C[4:0] (5.8)、6 位寄存器 nor_c[5:0] (5.14)、13 位寄存器 nor_a[12:0] (5.16)的時鐘信號端；所述輸入信號Rst連接6位寄存器nor_c[5:0] (5.14),13位寄存器nor_a[12:0] (5.16)的復位端；所述第五個比較器(5.1)的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Tri [12:0]和Sin_M[12:0]，其輸出信號連接或門or (5.3)的一個輸入端；所述第六比較器(5.2)的正負輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Sin_M[12:0]和Tri [12:0]，其輸出信號連接或門or (5.3)的另一個輸入端；所述第五選擇器Mux (5.4)的輸入信號為I』 hi和或門or (5.3)的輸出信號,其控制端為第七比較器(5.9)的輸出信號；所述與門add (5.5)的兩個輸入為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Ena和第五選擇器Mux (5.4)的輸出信號,其輸出端連接第六選擇器Mux (5.7)的控制端和5位寄存器Dalay_C[4:0] (5.8)的使能端；第六加法器(5.6)的兩個輸入端連接5』 h01和第八比較器(5.10)的輸出信號；所述第六選擇器Mux (5.7)的輸入信號為第六加法器(5.6)的輸出和第八比較器(5.10)的輸出信號，輸出信號連接5位寄存器Dalay_C[4:0] (5.8)的輸入；所述第七比較器(5.9)的輸入連接5』 hOO和5位寄存器Dalay_C[4:0] (5.8)的輸出；所述第八比較器(5.10)的輸入信號為正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸入信號Carrier_N[4:0]和5位寄存器Dalay_C[4:0] (5.8)的輸出，其輸出連接5位寄存器Dalay_C[4:0](5.8)的清零端和反相器(5.11)的輸入；所述第七加法器(5.12)的輸入信號為5』 hOl和6位寄存器nor_c[5:0] (5.14)的輸出；所述第七選擇器Mux (5.13)的輸入為6位寄存器nor_c[5:0] (5.14)的輸出和第七加法器(5.12)的輸出，其控制信號連接反相器(5.11)的輸出；所述第八選擇器Mux (5.15)的輸入連接正弦調製波與三角載波歸一化地址輸出器模塊 Normalization_add (5)輸入信號 Sin_add[12:0]和 13 位寄存器 nor_a[12:0]的輸出，其控制信號連接反相器(5.11)的輸出；所述6位寄存器nor_c[5:0] (5.14)的輸入連接第七選擇器Mux (5.13)的輸出端，其使能端連接反相器(5.11)的輸出，其輸出端連接第七加法器(5.12)的輸入和第七選擇器Mux (5.13)的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸出信號端Nor_counter [5:0];所述13位寄存器nor_a[12:0] (5.16)的輸入連接第八選擇器Mux (5.15)的輸出端，其使能端連接反相器(5.11)的輸出，其輸出端連接第八選擇器Mux (5.15)的輸入以及正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)輸出信號端Nor_add[12:0];所述輸入信號CLK,Rst 和 Carrier_N[4:0]與輸入輸出 I/O 埠( I)連接、輸入信號 Ena 和 Sin_add [12:0]與分頻地址計數器模塊Carrier_N (2)連接、輸入信號Tri [12:0]與正弦調製波與三角載波數據存儲單元(3)連接、輸入信號Sin_M[12:0]與調製比移位加法器模塊Modulation_M(4)連接、輸出信號Nor_add[12:0]和Nor_counter[5:0]與輸入輸出I/O埠(I)連接；所述正弦調製波與三角載波歸一化地址輸出器模塊Normalization_add (5)的輸入端CLK和Rst提供時鐘和復位信號;輸入信號Sin_M[12:0]和Tri [12:0]，其比較結果連接或門or與選擇器Mux,輸入信號Ena與Mux輸出信號連接與門and,其相與結果連接延時計數器Delay_C[4:0]使能端，Delay_C[4:0]輸出結果分別與5，hOO和輸入信號Carrier_N[4:0]相連，實現對Sin_M[12:0]和Tri [12:0]比較結果的控制與對Delay_C[4:0]的賦值操作以及對歸一化地址寄存器nor_a[12:0]和歸一化地址計數器nor_c[5:0]的使能；輸入信號 Sin_add[12:0]連接歸一化地址寄存器 nor_a[12:0] ；nor_a[12:0]與 nor_c[5:0]結果作為輸出信號分別連接Nor_add[12:0]和Nor_COunter[5:0]輸出；所述正弦調製波與三角載波歸一化地址輸出器 模塊Normalization_add (5)用於實現調製比移位加法器模塊Modulation_M (4)給出的正弦調製波與與三角載波數據存儲單元(3)給出的三角載波之間的比較，輸出二者交點處的正弦調製波歸一化地址和其相應的計數值。
【文檔編號】H03K7/08GK103457584SQ201310398867
【公開日】2013年12月18日 申請日期:2013年9月5日 優先權日:2013年9月5日
【發明者】胡越黎, 江超, 曹陽, 楊鎮遙, 鄧曄 申請人:上海大學