時序分析裝置及時序分析方法
2023-04-27 18:37:41
時序分析裝置及時序分析方法
【專利摘要】一種時序分析裝置及時序分析方法，所述時序分析裝置，應用於可編程序邏輯陣列系統中，包含：複數個第一及第二基本輸入輸出端、通道多工器、複數個高速輸入輸出端、取樣模塊以及時序分析模塊。第一基本輸入輸出端自待測元件接收複數個待測信號。通道多工器自第一基本輸入輸出端接收待測信號，以選擇待測信號中的至少一組輸出至第二基本輸入輸出端。高速輸入輸出端具有較第一及第二基本輸入輸出端高的邏輯電平解析速度。取樣模塊通過高速輸入輸出端接收自第二基本輸入輸出端輸出的該組待測信號進行取樣，以產生取樣結果。時序分析模塊根據取樣結果進行時序分析及量測。
【專利說明】時序分析裝置及時序分析方法
【技術領域】
[0001]本發明是有關於一種時序分析技術，且特別是有關於一種時序分析裝置及時序分析方法。
【背景技術】
[0002]在自動測試設備(automatic test equipment ;ATE)的系統中，時序的量測為相當重要的一環。例如待測物的信號的波寬、波形上升及下降時間、相位偏差與頻率，都是常見的量測目標。量測信號的時序資訊，將可對未正確輸出的信號進行調校，以使待測物的功能不致因信號時序的錯誤而受到影響。
[0003]然而，以往的技術，往往使用一長串串聯的延遲元件將待測的信號進行延遲，並依據延遲的結果來進行量測。在使用如可編程序邏輯陣列的系統實現量測時，常常由於大量延遲元件造成繞線面積過大，在將量測結果送至分析模塊時，不但單一通道中各延遲元件至分析模塊的距離不同造成誤差，不同通道間的繞線方式不同也會有所影響，大幅降低量測的精確度。
[0004]於部分現有的技術，則是採用可編程序邏輯陣列的高速IO介面取樣，雖能達到良好的量測結果，但是取樣通道數量有所限制。對於普遍的自動測試設備系統來說，大量的信號量測輸入通道數是必須的。
[0005]因此，如何設計一個新的時序分析裝置及時序分析方法，以避免上述的誤差，提升量測的精確度，乃為業界亟待解決的問題。
【發明內容】
[0006]因此，本發明的一態樣是在提供一種時序分析裝置，應用於可編程序邏輯陣列(programmable logic array)系統中,包含:複數個第一基本輸入輸出(I/O)端、複數個第二基本輸入輸出端、通道多工器、複數個高速輸入輸出端、取樣模塊以及時序分析模塊。第一基本輸入輸出端用以自待測元件接收複數個待測信號。通道多工器用以自第一基本輸入輸出端接收待測信號，以選擇待測信號中的至少一組輸出至第二基本輸入輸出端。高速輸入輸出端具有較第一及第二基本輸入輸出端高的邏輯電平解析速度，用以連接第二基本輸入輸出端。取樣模塊用以通過高速輸入輸出端接收自第二基本輸入輸出端輸出的該組待測信號進行取樣，以產生取樣結果。時序分析模塊用以根據取樣結果進行時序分析及量測。
[0007]依據本發明一實施例，其中第一及第二基本輸入輸出端的邏輯電平解析速度至多為200兆赫(MHz)。
[0008]依據本發明另一實施例，其中高速輸入輸出端的邏輯電平解析速度至少為I吉赫(GHz)。
[0009]依據本發明又一實施例，時序分析裝置更包含校正模塊，用以儲存時序校正表，時序分析模塊根據時序校正表對待測信號的取樣結果進行時序校正後進行時序分析及量測。其中時序校正表記錄任意兩個第一基本輸入輸出端與通道多工器間以及任意兩個第二基本輸入輸出端與通道多工器間的路徑延遲差距。
[0010]依據本發明再一實施例，時序分析裝置更包含:複數個第一時序校正模塊以及複數個第二時序校正模塊。第一時序校正模塊分別連接於第一基本輸入輸出端其中之一以及通道多工器間。第二時序校正模塊分別連接於第二基本輸入輸出端其中之一以及通道多工器間，其中第一時序校正模塊以及第二時序校正模塊根據時序校正資訊對待測信號進行時序校正。其中時序校正資訊為任意兩個第一基本輸入輸出端與通道多工器間以及任意兩個第二基本輸入輸出端與通道多工器間的路徑延遲差距。第一時序校正模塊及第二時序校正模塊分別為延遲單元。
[0011]依據本發明更具有的一實施例，其中取樣模塊為高速序列轉低速平行取樣模塊。
[0012]本發明的另一態樣是在提供一種時序分析方法，應用於可編程序邏輯陣列系統的時序分析裝置中，時序分析方法包含:由複數個第一基本輸入輸出端自待測元件接收複數個待測信號；由通道多工器自第一基本輸入輸出端接收待測信號，以選擇待測信號中的至少一組輸出至複數個第二基本輸入輸出端；通過複數個高速輸入輸出端接收自第二基本輸入輸出端輸出的該組待測信號進行取樣，以產生取樣結果，其中高速輸入輸出端具有較第一及第二基本輸入輸出端高的邏輯電平解析速度；以及根據取樣結果進行時序分析及量測。
[0013]依據本發明一實施例，時序分析方法更包含根據時序校正表對待測信號的取樣結果進行時序校正後進行時序分析及量測。時序校正表記錄任意兩個第一基本輸入輸出端與通道多工器間以及任意兩個第二基本輸入輸出端與通道多工器間的路徑延遲差距。
[0014]依據本發明另一實施例，時序分析方法更包含使分別連接於第一基本輸入輸出端其中之一以及通道多工器間的複數個第一時序校正模塊，以及分別連接於第二基本輸入輸出端其中之一以及通道多工器間的複數個第二時序校正模塊根據時序校正資訊對待測信號進行時序校正。其中時序校正資訊為任意兩個第一基本輸入輸出端與通道多工器間以及任意兩個第二基本輸入輸出端與通道多工器間的路徑延遲差距。
[0015]應用本發明的優點是在於藉由時序分析裝置的設計，在僅具有限的高速輸入輸出埠的可編程序邏輯陣列系統中，實現多通道的信號分析與量測，並可獲得高精確度的量測結果，而輕易地達到上述的目的。
【專利附圖】
【附圖說明】
[0016]為讓本發明的上述和其他目的、特徵、優點與實施例能更明顯易懂，【專利附圖】
【附圖說明】如下:
[0017]圖1為本發明一實施例中，一種時序分析裝置的方塊圖；
[0018]圖2為本發明一實施例中，待測信號的波型圖；
[0019]圖3為本發明另一實施例中，待測信號及相關量測信號的波型圖；
[0020]圖4為本發明另一實施例中，時序分析裝置的方塊圖；
[0021]圖5為本發明一實施例中，一種時序分析方法的流程圖。
【具體實施方式】
[0022]請參照圖1。圖1為本發明一實施例中，一種時序分析裝置I的方塊圖。時序分析裝置I可應用於可編程序邏輯陣列(progra_able logic array)系統中，並包含:複數個第一基本輸入輸出端10-1N、複數個第二基本輸入輸出端10-0UT、通道多工器10、複數個高速輸入輸出端GTX-1N、取樣模塊12以及時序分析模塊14。
[0023]第一基本輸入輸出端IO-1N與第二基本輸入輸出端IO-OUT於本實施例中，均可為可編程序邏輯陣列中的基本輸入輸出埠，具有至多為200兆赫(MHz)的邏輯電平解析速度。於本實施例中，第一基本輸入輸出端IO-1N實際上做為輸入端，自待測元件2接收複數個待測信號Testl、Test2、…、Test8。需注意的是,於圖1中所繪不的第一基本輸入輸出端IO-1N的數目為八個，然而於其他實施例中，時序分析裝置I所包含的第一基本輸入輸出端IO-1N數目並不為本實施例的數目所限。
[0024]通道多工器10用以自第一基本輸入輸出端IO-1N接收待測信號Testl、TeSt2、…、Test8,並選擇這些待測信號中的至少一組輸出至第二基本輸入輸出端10-0UT。於本實施例中，第二基本輸入輸出端IO-OUT實際上做為輸出端，以自通道多工器10輸出一組待測信號Testl及Test2。需注意的是，於第I圖中所繪示的第二基本輸入輸出端IO-OUT的數目為兩個，然而於其他實施例中，時序分析裝置I所包含的第二基本輸入輸出端IO-OUT數目並不為本實施例的數目所限。
[0025]高速輸入輸出端GTX-1N具有較第一及第二基本輸入輸出端10-1N、IO-OUT高的邏輯電平解析速度。於一實施例中，高速輸入輸出端GTX-1N至少具有第一及第二基本輸入輸出端10-1N、IO-OUT五倍以上的邏輯電平解析速度。高速輸入輸出端GTX-1N可為例如但不限於符合高速外設部件互連(peripheral component interconnect express ;PCI_E)總線或是通用串行總線(universal serial bus ;USB) 3.0規格的輸入輸出埠，可達到至少I吉赫(GHz)的邏輯電平解析速度。高速輸入輸出端GTX-1N連接於第二基本輸入輸出端 IO-OUT。
[0026]取樣模塊12通過高速輸入輸出端GTX-1N接收自第二基本輸入輸出端10-0UT輸出的該組待測信號Testl及Test2進行取樣，以產生取樣結果11。於一實施例中，取樣模塊12為高速序列轉低速平行取樣模塊。其等效取樣率將不會改變，且低速的平行埠將有利於後續數位化時間量測的處理。舉例來說，如果待測信號Testl可達到10GHz，則取樣模塊12可為一個IOGHz降頻100倍至100MHz的縮小取樣模塊，並將原本為I比特序列式的信號轉換為100比特平行式的信號輸出。
[0027]由於通過高速輸入輸出端GTX-1N進行待測信號Testl及Test2的取樣，因此其取樣結果11的精確度將較通過一般基本輸入輸出端的取樣為高。時序分析模塊14將可根據取樣結果11，進行時序分析及量測。
[0028]請參照圖2。圖2為本發明一實施例中，待測信號的波型圖。舉例來說，如取樣結果11為如圖2所示，於開始量測至終止量測的20納秒(ns !nanoseconds)中，產生100個取樣值，其中有49個為1，則可以得知此波型的波寬的量測值為49X (20n/100)=49X0.2n。
[0029]因此，藉由設定開始及終止量測的時間間隔，以及在此時間間隔的取樣值，時序分析模塊14可進行精確的時序量測及分析。
[0030]請參照圖3。圖3為本發明另一實施例中，待測信號及相關量測信號的波型圖。於本實施例中，如欲量測待測信號A的上升時間(rise time)，則可藉由將同一待測信號傳送至兩個通道後，分別輸入兩個比較器(未繪示)進行比較。其中一個比較器的參考電壓可設為此待測信號最大電壓值的90%，而另一個比較器的參考電壓則可設為此待測信號最大電壓值的10%。舉例來說，如待測信號最大電壓值為5伏特，則其中一個比較器的參考電壓可設為4.5伏特，另一個比較器的參考電壓則可設為0.5伏特。經過比較後，比較器將產生如圖3所示的比較信號B及C。接著，藉由類似圖2中計數的方式，計數比較信號B及C中的O或1，時序分析模塊14將可計算兩個比較信號B及C間的差距，對待測信號的上升時間進行測量與分析。
[0031]以上僅以波寬與波型上升時間為例進行說明。於其他不同實施例中，時序分析模塊14可進行其他例如，但不限于波型下降時間(fall time)、頻率及相位偏差(skew)等的量測與分析。
[0032]請再參考圖1。在該組待測信號Testl及Test2測量完畢後，通道多工器10可再選擇其他組待測信號，例如Test3及Test4進行量測及分析。因此，本實施例中的通道多工器10將可在高速輸入輸出端GTX-1N的數目受限的情形下，動態地選擇不同的通道中的待測信號，以輪流進行量測。
[0033]需注意的是，於其他實施例中，時序分析裝置I的高速輸入輸出端GTX-1N的數目可依實際狀況進行調整。舉例來說，如高速輸入輸出端GTX-1N的數目為八個，則可連接至八個對應的第二基本輸入輸出端IO-OUT所輸出的待測信號，以使時序分析模塊14在經過取樣模塊12的取樣後，同時進行更多待測信號的量測及分析。
[0034]現有技術中以數級延遲元件串接進行量測方式時，繞線面積與長度將對精確度造成影響。並且，在實現多個通道時，現有技術將因為繞線問題而難以在各通道間達成相同的信號傳輸長度。這些效應將在量測結果造成差分非線性與積分非線性的誤差。藉由本發明的時序分析裝置，可避免為實現大數量的延遲元件所必需的繁雜繞線。並且，通常具有5GHz至28GHz的邏輯電平解析速度的高速輸入輸出端，可以使量測結果達到200皮秒(ps ；picoseconds)至35皮秒的精確度。再者，由於可編程序邏輯陣列系統中，高速輸入輸出端GTX-1N的數目往往受限，藉由通道多工器的設置，將可動態地選擇不同的通道中的待測信號，實現多通道的信號量測。
[0035]然而，各個第一基本輸入輸出端IO-1N與通道多工器10間的信號路徑距離，可能因為繞線長度、接腳板的路徑長度等因素而不盡相同。並且，通道多工器10與各第二基本輸入輸出端IO-OUT間的信號路徑距離亦不盡相同。因此，在進行如前述圖3中，利用兩個通道的信號量測時，將由於兩者間的路徑延遲差距，產生不匹配的狀況而造成誤差。
[0036]因此，於本實施例中，時序分析裝置I可更包含校正模塊16。於本實施例中，校正模塊16儲存時序校正表(未繪示)。在實際進行量測前，時序分析裝置I可藉由在任意兩個第一基本輸入輸出端IO-1N至通道多工器10間，以及通道多工器10與任意兩個第二基本輸入輸出端IO-OUT間的通道傳送相同的待測信號，以得知二個通道間在取樣模塊12取樣後的差異，並記錄於時序校正表中。
[0037]在記錄完所有通道間的時序誤差後，時序分析裝置I即可在實際量測時，將取樣模塊12的取樣結果進行時序的校正。舉例來說，如在校正過程中發現兩個通道間傳送同樣由低態轉高態的信號時，第二個通道的轉態時間較第一個通道晚了 0.3ns，則在實際量測時，時序分析裝置I將可依照時序校正表把第一個通道的取樣結果延遲0.3ns,以補償通道間的不匹配。[0038]請參照圖4。圖4為本發明另一實施例中，時序分析裝置4的方塊圖。時序分析裝置4與圖1中繪示的時序分析裝置I大同小異，因此對於相同的元件不再贅述。於本實施例中，時序分析裝置4包含複數個第一時序校正模塊De-skewl以及複數個第二時序校正模塊 De_skew2。
[0039]第一時序校正模塊De-skewl分別連接於第一基本輸入輸出端IO-1N其中之一以及通道多工器10間。第二時序校正模塊De-SkeW2分別連接於第二基本輸入輸出端IO-OUT其中之一以及通道多工器10間。於本實施例中，第一時序校正模塊De-skewl及第二時序校正模塊De-skeW2分別為一個延遲元件。
[0040]類似地，時序分析裝置I可藉由在任意兩個第一基本輸入輸出端IO-1N至通道多工器10間，以及通道多工器10與任意兩個第二基本輸入輸出端IO-OUT間的通道傳送相同的待測信號，以得知時序校正資訊，意即任意兩個通道間在取樣模塊12取樣後的差異。在得知所有通道間的時序誤差後，時序分析裝置I可藉由程式化第一時序校正模塊De-Skewl及第二時序校正模塊De-skeW2，以將所有通道的時序誤差進行補償，以使所有的通道都具有相同的信號傳輸時間。
[0041]舉例來說，如在校正過程中發現兩個通道間傳送同樣由低態轉高態的信號時，第二個通道的轉態時間較第一個通道晚了 0.3ns，則藉由微調第一時序校正模塊De-Skewl及/或第二時序校正模塊De-skeW2，將第一個通道的信號延遲，則可以使兩個通道間的取樣結果的時序相同。因此，藉由此方式，時序分析裝置I可以不需要再經過對取樣結果的校正，而直接對取樣結果進行量測與分析。
[0042]因此，藉由本發明的時序分析裝置I的設計，在僅具有限的高速輸入輸出埠的可編程序邏輯陣列系統中，實現多通道的信號分析與量測。並且，藉由信號於通道間的校正機制，取樣結果將可為精確，而使量測結果的精確度進一步提升。
[0043]請參照圖5。圖5為本發明一實施例中，一種時序分析方法500的流程圖。時序分析方法500可應用於如圖1所示的時序分析裝置中。時序分析方法500包含下列步驟(應了解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
[0044]於步驟501，由第一基本輸入輸出端IO-1N自待測元件2接收複數個待測信號。
[0045]於步驟502，由通道多工器10自第一基本輸入輸出端IO-1N接收待測信號，以選擇待測信號中的至少一組輸出至複數個第二基本輸入輸出端10-0UT。
[0046]於步驟503，通過複數個高速輸入輸出端GTX-1N接收自第二基本輸入輸出端IO-OUT輸出的該組待測信號進行取樣，以產生取樣結果，其中高速輸入輸出端具有較第一及第二基本輸入輸出端高的邏輯電平解析速度。
[0047]於步驟504，根據取樣結果進行時序分析及量測。
[0048]雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾，因此本發明的保護範圍當以本發明的權利要求的保護範圍為準。
【權利要求】
1.一種時序分析裝置，應用於可編程序邏輯陣列系統中，包含: 複數個第一基本輸入輸出(I/o)端，用以自待測元件接收複數個待測信號； 複數個第二基本輸入輸出端； 通道多工器，用以自這些第一基本輸入輸出端接收這些待測信號，以選擇這些待測信號中至少一組輸出至這些第二基本輸入輸出端； 複數個高速輸入輸出端，具有較這些第一及第二基本輸入輸出端高的邏輯電平解析速度，用以連接這些第二基本輸入輸出端； 取樣模塊，用以通過這些高速輸入輸出端接收自這些第二基本輸入輸出端輸出的該組待測信號進行取樣，以產生取樣結果；以及 時序分析模塊，用以根據該取樣結果進行時序分析及量測。
2.如權利要求1所述的時序分析裝置，其中這些第一及第二基本輸入輸出端的邏輯電平解析速度至多為200兆赫。
3.如權利要求1所述的時序分析裝置，其中這些高速輸入輸出端的邏輯電平解析速度至少為I吉赫。
4.如權利要求1所述的時序分析裝置，其中還包含一校正模塊，用以儲存時序校正表，該時序分析模塊根據該時序校正表對這些待測信號的該取樣結果進行時序校正後進行該時序分析及量測。
5.如權利要求4所述的時序分析裝置，其中該時序校正表記錄任意兩個所述第一基本輸入輸出端與該通道多工器間以及任意兩個所述第二基本輸入輸出端與該通道多工器間的路徑延遲差距。
6.如權利要求1所述的時序分析裝置，其中還包含: 複數個第一時序校正模塊，分別連接於這些第一基本輸入輸出端其中之一以及該通道多工器間；以及 複數個第二時序校正模塊，分別連接於這些第二基本輸入輸出端其中之一以及該通道多工器間，其中這些第一時序校正模塊以及這些第二時序校正模塊根據時序校正資訊對這些待測信號進行時序校正。
7.如權利要求6所述的時序分析裝置，其中該時序校正資訊為任意兩個所述第一基本輸入輸出端與該通道多工器間以及任意兩個所述第二基本輸入輸出端與該通道多工器間的路徑延遲差距。
8.如權利要求6所述的時序分析裝置，其中這些第一時序校正模塊及這些第二時序校正模塊分別為延遲單元。
9.如權利要求1所述的時序分析裝置，其中該取樣模塊為高速序列轉低速平行取樣模塊。
10.一種時序分析方法，應用於可編程序邏輯陣列系統的時序分析裝置中，該時序分析方法包含: 由複數個第一基本輸入輸出端自待測元件接收複數個待測信號； 由通道多工器自這些第一基本輸入輸出端接收這些待測信號，以選擇這些待測信號中的至少一組輸出至複數個第二基本輸入輸出端； 通過複數個高速輸入輸出端接收自這些第二基本輸入輸出端輸出的該組待測信號進行取樣，以產生取樣結果，其中這些高速輸入輸出端具有較這些第一及第二基本輸入輸出端高的邏輯電平解析速度；以及 根據該取樣結果進行時序分析及量測。
11.如權利要求10所述的時序分析方法，其中還包含根據時序校正表對這些待測信號的該取樣結果進行的時序校正後進行該時序分析及量測。
12.如權利要求11所述的時序分析方法，其中該時序校正表記錄任意兩個所述第一基本輸入輸出端與該通道多工器間以及任意兩個所述第二基本輸入輸出端與該通道多工器間的路徑延遲差距。
13.如權利要求10所述的時序分析方法，其中還包含使分別連接於這些第一基本輸入輸出端其中之一以及該通道多工器間的複數個第一時序校正模塊，以及分別連接於這些第二基本輸入輸出端其 中之一以及該通道多工器間的複數個第二時序校正模塊根據時序校正資訊對這些待測信號進行時序校正。
14.如權利要求13所述的時序分析方法，其中該時序校正資訊為任意兩個所述第一基本輸入輸出端與該通道多工器間以及任意兩個所述第二基本輸入輸出端與該通道多工器間的路徑延遲差距。
【文檔編號】G01R25/00GK103941105SQ201310018025
【公開日】2014年7月23日 申請日期:2013年1月17日 優先權日:2013年1月17日
【發明者】沈遊城, 許益豪 申請人:德律科技股份有限公司