具有可調柵極功函數的雙金屬cmos電晶體以及其製法的製作方法

2023-04-27 09:30:06

專利名稱：具有可調柵極功函數的雙金屬cmos電晶體以及其製法的製作方法
技術領域：
本發明系關於半導體製造之領域，詳而言之，尤指一種結合不同柵極金屬之NMOS與PMOS器件製程。
背景技術：
在半導體工業中，製造具有匹配臨界電壓(matching thresholdvoltage)之N型金氧半導體(NMOS)與P型金屬氧化物半導體(PMOS)器件是通常地需要的。在傳統的半導體製程中，該NMOS與PMOS臨界電壓傳統地被調整，其系通過信道植入與選擇摻雜多晶矽柵極之結合。在調整PMOS器件之臨界電壓通常有效果，但在PMOS器件的效果較差。為了克服這些問題，雙金屬柵極互補金屬氧化物半導體(CMOS，Complementary MOS)電晶體已經被提供，其系具有基於其功函數而選擇的用以形成柵極之金屬。
傳統的金屬柵極電晶體通常系通過幹蝕刻金屬或以多晶矽封頭之金屬來製造以形成柵極。幹蝕刻金屬是極端地挑戰，因要確保金屬幹蝕刻適當地停在超薄之柵極介電質(如柵極氧化物)上是困難的。無法終止在柵極氧化物上之幹蝕刻導致源極/汲極區域內矽的損失，故造成漏電流增加。
這些出現在形成金屬柵極電晶體之問題在企圖執行雙金屬柵極CMOS配置時會更嚴重。如上所述，該金屬雙金屬柵極CMOS配置系需要以調整功函數與臨界電壓。然而，傳統形成金屬柵極電晶體之方式並非容易地適用以形成雙金屬柵極CMOS電晶體。已證明為了抑制驅動電流損失至多晶矽耗盡效能，提供全矽化物柵極是需要的。然而，在提供全矽化物柵極電極以抑制驅動電流時，導電型器件其中之一的功函數將不需要地被改變。舉例來說，提供NMOS器件與PMOS器件之全矽化多晶矽柵極電極將運作以抑制驅動電流損失至多晶矽耗盡效能。然而，即使NMOS器件之柵極電極將具有需要的功函數，PMOS器件之柵極電極將具有不需要的功函數。此顧慮限制在半導體配置中NMOS與PMOS器件之全矽化柵極電極的可用性。
此外，全矽化柵極另有其它顧慮。這些顧慮包含矽化不均勻性與創造柵極氧化物介電質層不可靠之可能性。舉例來說，過矽化將壓迫柵極氧化物介電質材料以損害整體器件之可靠性。

發明內容
本發明提供一種具有可調柵極功函數之雙金屬CMOS配置，其不需使用全矽化柵極電極與其伴隨的問題。
本發明之實施例提供一種具有可調柵極功函數之雙金屬CMOS配置以符合雙金屬CMOS配置與其它需要，其系具有一襯底與多個NMOS器件與多個PMOS器件。該多個NMOS器件具有柵極電極，其中各NMOS柵極電極包含襯底上的第一矽化物區與第一矽化物區上的第一金屬區。NMOS柵極電極的第一矽化物區系由一具有矽導電帶在+/-0.2V內的功函數的第一矽化物組成。該多個PMOS器件具有柵極電極，其中各PMOS柵極電極包含襯底上的第二矽化物區與第二矽化物區上的第二金屬區。PMOS柵極電極的第二矽化物區系由一具有矽價帶在+/-0.2V內的功函數的第二矽化物組成。
本發明提供一種形成雙金屬CMOS配置之方法也符合其它陳述上的需要，其步驟包含在柵極介電質上形成矽化物區以在NMOS器件區與在PMOS器件區內形成柵極電極。該等矽化物區被轉換成NMOS器件區內的第一矽化物區與PMOS器件區內的第二矽化物區。第一矽化物區系由一具有矽導電帶在+/-0.2V內的功函數的第一矽化物組成而第二矽化物區系由一具有矽價帶在+/-0.2V內的功函數的第二矽化物組成。
通過結合接下來的詳細說明與簡圖，本發明之前述與其它特徵、觀點與優點將變得更為明顯。


通過參照所附之圖標可更了解本發明上述之說明，圖標中類似組件標有類似的參考符號，且其中圖1系根據本發明於雙金屬CMOS電晶體製程期間之半導體晶圓之橫剖面示意圖；圖2系圖標根據本發明之特定實施例之圖1在第一矽層上之蝕刻停止層形成後之結構；圖3系圖標根據本發明之實施例之圖2的第二矽層沉積後之結構；圖4系圖標根據本發明之實施例之圖3之硬屏蔽、微影與異向性的蝕刻之形成以形成矽堆棧後之結構；圖5系圖標根據本發明之實施例之圖4在源極/汲極延伸區、側壁間隔件與源極/汲極區形成後之結構；圖6系圖標根據本發明之實施例之圖5介電質層之沉積與介電質層之平坦化以移除硬屏蔽後之結構；圖7系圖標根據本發明之實施例之圖6之微影步驟以屏蔽該PMOS器件之結構；圖8系圖標根據本發明之實施例之圖7之蝕刻NMOS器件矽堆棧上面部分後之結構；圖9系圖標根據本發明之實施例之圖8在移除蝕刻停止層與沉積第一金屬後之結構；圖10系圖標根據本發明之實施例圖9在平坦化製程後之結構；圖11系圖標根據本發明之實施例圖10之退火步驟以形成在NMOS器件內第一矽化物區後之結構；圖12系圖標根據本發明之實施例圖11之微影步驟以屏蔽NMOS器件後之結構；圖13系圖標根據本發明之實施例之圖12在完成蝕刻以移除PMOS器件內矽堆棧上面部分後之結構；圖14系圖標根據本發明之實施例之圖13在移除PMOS器件內之蝕刻停止層與沉積第二金屬後之結構；圖15系圖標根據本發明之實施例之圖14在平坦化製程後之結構；圖16系圖標根據本發明之實施例之圖15之退火步驟以形成第二矽化物區後之結構；圖17系圖標根據本發明在一製程期間之替代實施例；以及圖18系圖標根據本發明圖17的第一與第二矽化物區形成後之替代實施例。
具體實施例方式
本發明提出並解決關於雙金屬CMOS電晶體形成之問題，詳而言之，系關於包含全矽化柵極電極的矽化不均勻性與柵極氧化物可靠性之問題。在本發明之特定觀點中提供具有柵極電極的多個NMOS器件與PMOS器件之雙金屬CMOS配置。各NMOS柵極電極包含襯底上的第一矽化物區與第一矽化物區上的第一金屬區。NMOS柵極電極的第一矽化物區系由一具有矽導電帶在+/-0.2V內的功函數的第一矽化物組成。各PMOS柵極電極包含襯底上的第二矽化物區與第二矽化物區上的第二金屬區。PMOS柵極電極的第二矽化物區系由一具有矽價帶在+/-0.2V內的功函數的第二矽化物組成。因此，各柵極電極僅部分地被矽化且該等矽化物區各別地以矽化物提供，其系可調以兼容於NMOS與PMOS型器件。在特定實施例中，功函數之調整以使用兩種不同金屬被達成，例如該等矽化物區以具有不同功函數之兩個不同金屬矽化物形成。在其它實施例中，矽化物厚度被精密地調整以達成特定矽化物相位，故影響矽化物的功函數於各別的NMOS與PMOS型器件。
圖1系根據本發明之實施例於半導體製程期間之半導體晶圓之部分橫剖面圖。圖1系圖標一部分完成之半導體器件。舉例來說，該器件包含一以矽形成之襯底10。該襯底10包含P型摻雜區12與N型摻雜區14。舉例來說，該襯底10摻雜具有劑量大約1×1016至1×1021ion/cm2之N或P型摻雜物。
有一個淺溝隔離結構(STI)16在該器件水平面上，提供介於P型摻雜區與N型摻雜區之隔離區。可使用傳統的淺溝隔離形成方法以創造淺溝隔離區16。
柵極介電質層18系形成於襯底10上。該柵極介電質層18可由例如柵極氧化物組成。本發明之特定實施例中，該柵極介電質層18超薄，可介於例如大約5至30埃(Angstrom)。此一薄柵極介電質層在金屬幹蝕刻製程期間很容易地敏感而受損，因此矽化物製程具有此項優點。然而，全矽化柵極形成製程可能使該柵極氧化物過載。
有第一矽層20形成於柵極介電質層18上。該第一矽層20可以傳統方式沉積。在本發明之某些較佳實施例中，第一矽層相對薄，例如介於大約10至500埃( )。在某些尤其較佳實施例中，該第一矽層的厚度介於50至200埃。在某些其它特別的較佳實施例中，該第一矽層的厚度為小於大約50，較薄之柵極矽化物厚度解決關於那些全矽化柵極電極創造之問題，包含矽化不均勻性與柵極氧化物可靠性。
圖2系圖標圖1跟隨著在第一矽層20上之蝕刻停止層22形成之結構。舉例來說，該蝕刻停止層22可為一例如氧化物層。舉例來說，將蝕刻停止層22形成至非常薄(例如大約10埃)是需要的。任何可形成此一氧化物或其它蝕刻停止材料薄層之合適方法可被使用。舉例來說，在600至1000度之氧化製程可被用以形成該蝕刻停止層22。
蝕刻停止層22形成之後，以傳統方法在蝕刻停止層22上形成第二矽層24。該第二矽層24可介於例如大約700至2000埃，舉例來說，而在特定實施例中大約為1000埃厚。
圖4系圖標圖3在第二矽層24上沉積硬屏蔽層後，接著蝕刻步驟以形成矽堆棧26之結構。各矽堆棧26具有一形成在矽堆棧26的上面部份28上之硬屏蔽30。該蝕刻在各矽堆棧26內創造矽區32。該硬屏蔽30可為任何適合之材料，例如矽氮化物、矽氧化物等。傳統各向異性的蝕刻技術，例如反應性離子蝕刻被使用以蝕刻下至柵極介電質層18。
矽堆棧26形成後，源極/汲極延伸植入製程被完成以創造源極/汲極延伸區34。傳統屏蔽與摻雜技術以適當地摻雜合適摻雜量於各別地NMOS器件與PMOS器件來完成。源極/汲極延伸區34創造之後，以傳統技術(例如沉積側壁材料並蝕刻)在矽堆棧26之側壁上創造側壁間隔件36。隨後形成側壁間隔件36，在NMOS器件與PMOS器件內，使用適當的屏蔽與植入技術，以各別地創造源極/汲極區38。
如圖6所示，介電質層40已被沉積與平坦化。該介電質層40可為任何傳統上合適之介電質材料，例如低k介電質，氧化物等。該介電質層40可以任何合適之方法沉積，例如化學蒸氣沉積(CVD)等。舉例來說，在特定實施例中，該平坦化系以例如化學-機械研磨法。
如圖7所示，接著上述之步驟後執行微影與屏蔽步驟，其中光阻42屏蔽PMOS器件46而曝光NMOS器件44。接著微影步驟，完成對氧化物極具選擇性之多晶矽蝕刻製程，此步驟可以使用異向性的蝕刻，例如反應性離子蝕刻。合適的蝕刻劑包含例如氯、HBrO2或SF6。如圖8所示，該矽堆棧26之上面部分28在該蝕刻製程被移除。該蝕刻可靠地停止在蝕刻停止層22上。此即可保護矽區32。
如圖9所示，第一金屬48被沉積至一厚度以確保完全填滿蝕刻矽堆棧26之上面部分28留下之空間。然而，在沉積第一金屬48之前，該蝕刻停止層22被移除。舉例來說，當該蝕刻停止層22為氧化物時，緩衝氧化物蝕刻被完成以移除蝕刻停止層22。該蝕刻為一短暫時間溼蝕刻，例如不需損壞周圍的側壁間隔件36而移除很薄之蝕刻停止層22。因此在本發明之特定實施例中，第一金屬48被沉積至至少1000埃的厚度以確保完全填滿矽堆棧26之上面部分28先前佔有之空間。
在較佳實施例中，第一金屬48為金屬或金屬合金，其系與矽反應時形成一具有功函數接近矽導電帶之矽化物。矽導電帶界定為在+/-0.2V內。對NMOS器件44，鉭為一合適之金屬。然而，本發明並未以鉭為限制，可包含任何其矽化物接近矽導電帶之其它金屬。
圖10系圖標圖9以化學-機械研磨法完成移除多餘第一金屬48後之結構。該第一金屬48被移除直至到達介電質層40。
接著金屬化學-機械研磨法，例如使用快速熱退火之退火製程以在各NMOS器件44內形成第一矽化物區50。依據用為第一金屬48之金屬或金屬合金的類型，使用合適之溫度範圍。此製程條件為所屬領域具有通常知識者所知悉。
圖12至圖16系圖標一類似製程以在PMOS器件內創造第二矽化物區。因此，圖12系微影步驟，其中NMOS器件44被屏蔽而PMOS器件46被曝光。如圖13所示，一蝕刻製程移除各PMOS器件內矽堆棧26之上部28。
如圖14所示，第二金屬52被沉積在介電質層40上且在矽堆棧26之上面部分28留下之空間內。然而，第二金屬52系由金屬或金屬合金組成，其形成一具有功函數接近矽價帶之矽化物。換言之，矽化物的功函數系在+/-0.2V矽價帶內。舉例來說，可推薦的材料包含例如釕、錸或鈷。在不脫離本發明範圍之其它類型材料可被使用成第二金屬52。然而，為了達成CMOS配置之所需雙功函數，該材料應形成具有一功函數接近矽價帶之矽化物。
如圖16所示，適當退火製程被使用以在PMOS器件46內形成第二矽化物區54。依據形成第二金屬52之金屬，選擇該退火製程合適之溫度範圍。
如圖16所示，該NMOS器件具有第一矽化物區50，其系由具有一功函數在+/-0.2V矽價帶內的第一矽化物組成。該CMOS配置亦擁有具備第二矽化物區之PMOS器件，其系由具有一功函數在+/-0.2V矽價帶內的第二矽化物組成。在某些的實施例中，該NMOS器件44與PMOS器件46之柵極電極的功函數因此具可調性，其系通過使用不同種類金屬或金屬合金以形成金屬矽化物。此可使柵極矽化物厚度在特定實施例中減少至50埃以下，而在其它實施例中介於50至100埃，因此可解決許多關於全矽化柵極之問題，例如矽化不均勻性與柵極氧化物可靠性。
圖17與圖18系圖標本發明之替代實施例。在這些實施例中，該蝕刻停止層22未被使用。取代以在矽化前以受控溼或幹蝕刻使矽堆棧26凹進以實際減少矽堆棧26之多晶矽厚度。如圖17所示，將該PMOS器件46屏蔽而蝕刻NMOS器件。使用類似製程以在PMOS器件46內蝕刻矽堆棧26。然而在本發明之某些實施例中，將矽堆棧26存留矽的厚度小心地控制成所需厚度。薄多晶矽的厚度影響所形成之矽化物區之顯現不同導電性之相。如此，可調整該器件的功函數。在此實施例中，可使用相同金屬或不同金屬以各別地形成第一矽化物區50與第二矽化物區54。此系因矽區的厚度將控制最後被形成之矽化物相。舉例來說，某些類型器件可能設有具備較高電阻係數相之例如矽化鈷(CoSi)等矽化物之柵極電極，而其它類型器件則可能設有具備較低電阻係數相之例如二矽化鈷(CoSi2)之矽化物之柵極電極。在此技術領域具有通常知識者將設定退火參數，例如時間與溫度，以形成第一矽化物區50與第二矽化物區54而擁有所需矽化物相位與功函數，如同在第一金屬與第二金屬內使用之矽區與金屬厚度之函數。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何所屬領域具有通常知識者均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
權利要求
1.一種雙金屬互補金屬氧化物半導體配置，包含一襯底(10)；具有柵極電極的多個N型金屬氧化物半導體器件(44)，各N型金屬氧化物半導體柵極電極包含在該襯底(10)上的第一矽化物區(50)與在第一矽化物區(50)上的第一金屬區(48)，該N型金屬氧化物半導體柵極電極的第一矽化物區(50)由具有矽導帶在+/-0.2V內的功函數的第一矽化物組成；以及具有柵極電極的多個P型金屬氧化物半導體器件，各P型金屬氧化物半導體柵極電極包含在襯底(10)上的第二矽化物區(54)與在第二矽化物區(54)上的第二金屬區(52)，該P型金屬氧化物半導體柵極電極(54)的第二矽化物區由一具有矽價帶在+/-0.2V內的功函數的第二矽化物組成。
2.如權利要求1所述的雙金屬互補金屬氧化物半導體的配置，其中，該第一與第二矽化物區(50，54)的厚度為10至100埃，而第一與第二金屬區(48，52)的厚度為900至1100埃。
3.如權利要求1所述的雙金屬互補金屬氧化物半導體的配置，其中，該第一矽化物(50)為鉭矽化物。
4.如權利要求3所述的雙金屬互補金屬氧化物半導體的配置，其中，該第二矽化物(54)為釕矽化物、錸矽化物或鈷矽化物其中一種。
5.如權利要求1所述的雙金屬互補金屬氧化物半導體的配置，其中，該第二矽化物(54)為釕矽化物、錸矽化物或鈷矽化物其中一種。
6.一種形成雙金屬互補金屬氧化物半導體配置的方法，該方法包含在柵極介電質(18)上形成矽區(32)以在N型金屬氧化物半導體器件區(44)與P型金屬氧化物半導體器件區(46)內形成柵極電極；以及將該矽區(32)轉變成N型金屬氧化物半導體器件區(44)內的第一矽化物區(50)與P型金屬氧化物半導體器件區(46)內的第二矽化物區(54)，該第一矽化物區(50)由一具有矽導帶在+/-0.2V內的功函數的第一矽化物(50)組成，而第二矽化物區由一具有矽價帶在+/-0.2V內的功函數的第二矽化物(54)組成。
7.如權利要求6所述的雙金屬互補金屬氧化物半導體配置的方法，其中，該形成矽區的步驟(50，54)包含在柵極介電質層(18)上沉積矽(20)；蝕刻矽(20)以形成矽堆棧(26)；在柵極介電質層(18)上沉積介電質層(40)；部分蝕刻矽堆棧以僅移除矽堆棧(26)的上面部分(28)而形成矽區(32)。
8.如權利要求7所述的雙金屬互補金屬氧化物半導體配置的方法，其中，該部分蝕刻步驟是在蝕刻步驟內矽堆棧(26)的受控時間蝕刻步驟，該沉積矽(20)步驟包含在柵極介電質層(18)上沉積第一矽層(20)；在第一矽層(20)上形成蝕刻停止層(22)；以及在該蝕刻停止層(22)上形成第二矽層(28)；而該部分蝕刻步驟包含蝕刻該第二矽層(28)並停止於該蝕刻停止層(22)；以及移除該蝕刻停止層(22)。
9.如權利要求6所述的雙金屬互補金屬氧化物半導體配置的方法，其中，還包含通過控制第一與第二矽化物區(50，54)的相位以控制第一與第二矽化物區(50，54)的功函數。
10.如權利要求7所述的雙金屬互補金屬氧化物半導體配置的方法，其中，還包含在該N型金屬氧化物半導體器件區(44)內的該矽區(32)上沉積第一金屬(48)或金屬合金，以及在該P型金屬氧化物半導體器件(46)內的該矽區(32)上沉積第二金屬(52)或金屬合金，退火以在該N型金屬氧化物半導體器件區(44)內使第一金屬(48)或金屬合金與該矽區(32)反應以形成該第一矽化物區(50)，以及在該P型金屬氧化物半導體器件區(46)內使第二金屬或金屬合金(52)與矽區(32)反應以形成該第二矽化物區(54)。
全文摘要
本發明提供一種雙金屬CMOS之配置以及其製法，系提供一襯底(10)以及在襯底(10)上形成之多個NMOS器件(44)與PMOS器件(46)。各多個NMOS器件(44)與PMOS器件(46)具有柵極電極。各NMOS柵極電極包含襯底(10)上的第一矽化物區(50)與第一矽化物區(50)上的第一金屬區(48)。該NMOS柵極電極的第一矽化物區(50)系由一個具有接近矽導電帶的功函數的第一矽化物(50)組成。各PMOS柵極電極包含襯底上的第二矽化物區(54)與第二矽化物區(54)上的第二金屬區(52)。該PMOS柵極電極的第二矽化物區(54)系由一個具有接近矽價帶的功函數的第二矽化物(54)組成。
文檔編號H01L21/70GK1947243SQ200580013182
公開日2007年4月11日 申請日期2005年4月19日 優先權日2004年4月28日
發明者J·潘, 林明仁 申請人:先進微裝置公司