使用離子注入製造的非易失性器件和該器件的製造方法
2023-05-17 15:14:16 1
專利名稱：使用離子注入製造的非易失性器件和該器件的製造方法
技術領域：
本發明涉及一種半導體器件，更具體而言，涉及一種使用離子注入製造的非易失性器件，以及該器件的製造方法。
背景技術：
非易失性存儲器件、如EEPROM，即使在沒有電源時也能保持其數據。非易失性存儲器件包括電荷俘獲層，其用於俘獲置於電晶體的柵極和溝道之間的電荷使得閾值電壓能夠變化。
圖1是常規非易失性存儲器件的截面圖。
參照圖1，柵極20形成在半導體襯底10的上方，源極區51和漏極區55形成在柵極20兩側的半導體襯底10中，溝道11形成在源極區51和漏極區55之間的半導體襯底10中。源極區51和漏極區55可以具有輕摻雜漏極(LDD)結構。此外，存儲電荷的電荷俘獲層40形成在柵極20和溝道11之間，並且隧道介電層30形成在電荷俘獲層40之下，在該隧道介電層中發生電荷的隧穿並且通過該隧道介電層注入電荷。
在電荷俘獲層40中被俘獲的電荷提供了電場，並且通過俘獲或遷移電荷，這一電場可以改變。該電場影響了柵極之下的溝道11，從而使閾值電壓Vth變化。因為電荷俘獲層40或電荷俘獲地點(charge trapping site)被隔離，所以電荷保持存儲在電荷俘獲層40中。因此，即使當不再供應電源時，數據還保持在該器件中。
此外，可以在電荷俘獲層40和柵極20之間插入諸如氧化矽的絕緣體45，並且可以在柵極20的側壁上形成間隙壁61和63以產生LDD結構。間隙壁61和63可以是不同的絕緣體。例如，間隙壁可以包括氧化矽襯層63和氮化矽層61。
圖2是說明常規非易失性存儲器件的漏極電流Id的電路圖。
參照圖2，可以通過使用以下方法探測漏極電流Id來操作常規的非易失性存儲器件。將柵極電壓Vg施加到電晶體的柵極(圖1所示的20)，將漏極電壓Vd固定在漏極區(圖1所示的55)中，並且將0V的源極電壓Vs施加到源極區(圖1所示的51)。
圖3是說明常規非易失性存儲器件的擦除和寫操作的圖。
參照圖3，根據電荷俘獲層40是在寫狀態還是在擦除狀態，閾值電壓Vth具有不同的值。寫狀態是當電荷被存儲在電荷俘獲層40中的狀態。也就是說，被施加從而使溝道導通的柵極電壓Vg根據電荷是否存儲在電荷俘獲層40中而變化。更具體而言，如圖3所示，在擦除狀態，使溝道導通從而使電流Id流過所需的柵極電壓Vg約為0.1V。然而，在寫狀態，由於閾值電壓Vth的增大，使溝道導通從而使電流Id流過所需的柵極電壓Vg上升到約2V。
由於非易失性存儲器件使用在電荷俘獲層(圖1所示的40)中被俘獲的電荷來改變閾值電壓Vth，所以已進行了多種努力來改善電荷俘獲層40。例如，常規上，將由金屬或類似金屬的材料構成的控制柵用作電荷俘獲層40。在矽-氧化物-氮化物-氧化物-矽(SONOS)器件中，可以使用氮化矽層中的電荷俘獲地點。此外，已使用提供能量量子阱的納米晶體來不連續地控制電荷的位置並改善可靠性。
然而，常規上，用於非易失性存儲器件的電荷俘獲層的製造工藝非常複雜，或者存儲窗基本上較窄，使得僅有一些有限的電壓能夠被施加到柵極20。也就是說，在柵極20上可能的電壓範圍(ΔV)會在約0.6V或約2.2V。因此，這樣的常規非易失性存儲器件具有相對窄的存儲窗。
此外，上述方法包括複雜的工藝。當納米晶體層用作電荷俘獲層40時，可以使用以下方法來形成納米晶體層。首先，使用設置在非晶Si層上的島作為蝕刻掩模來蝕刻非晶Si層。然後，熱處理被蝕刻的非晶Si層以形成點狀的納米晶體。或者，在高溫下熱處理Si過量的氧化矽層使得點狀的矽可以形成在氧化矽層中。或者，可以使用低壓化學氣相澱積(LPCVD)來形成點狀的矽。
因此，需要發展一種非易失性存儲器件，其具有較寬的存儲窗並包括使用簡單工藝形成的電荷俘獲層。
發明內容
本發明提供了一種非易失性存儲器件的製造方法，其具有較寬的存儲窗並包括使用簡單工藝形成的電荷俘獲層。
根據本發明的一個方面，提供了一種使用離子注入的非易失性存儲器件的製造方法，該方法包括在半導體襯底上形成介電層；將半導體原子離子注入到所述介電層中以形成離子注入層，該離子注入層將用作電荷俘獲地點；以及在所述介電層上形成電晶體的柵極。
所述介電層可以包括氧化矽層。
所述介電層可以形成為10nm至50nm的厚度。
可以控制所述離子注入使得所述半導體原子不穿透到形成在所述介電層之下的所述半導體襯底中。
可以使用Si+作為所述半導體原子的離子來執行所述離子注入。
可以使用Ge+作為所述半導體原子的離子來執行所述離子注入。
所述半導體原子的離子可以以約1015/cm3至約1017/cm3的劑量被離子注入到所述介電層中。
在形成所述離子注入層之後，所述方法可以進一步包括退火所述離子注入層和所述介電層的操作。
可以在約900℃至1100℃下執行所述退火。
可以在所述離子注入之後或者在形成所述柵極之後直接執行所述退火。
使用根據本發明的方法製造的非易失性存儲器件可以包括形成在半導體襯底上的介電層；通過將半導體原子離子注入到所述介電層中而形成的離子注入層，該離子注入層將用作電荷俘獲地點；形成在所述介電層上的電晶體的柵極；以及，形成在所述半導體襯底中的源極/漏極區。
根據本發明，提供了使用離子注入製造的非易失性存儲器件以及該存儲器件的製造方法。
通過參考附圖對其示例性實施例的詳細描述，本發明的以上和其他特徵及優點將變得更加明了。
圖1是常規非易失性存儲器件的截面圖；圖2是說明常規非易失性存儲器件的漏極電流Id流動的電路圖；圖3是說明常規非易失性存儲器件的擦除和寫操作的圖；
圖4是說明根據本發明一實施例在半導體襯底上形成介電層的操作的截面圖；圖5是說明根據本發明一實施例將半導體原子離子注入到介電層中的操作的截面圖；圖6是說明根據本發明一實施例退火離子注入層的操作的截面圖；圖7是說明根據本發明一實施例在介電層上形成電晶體柵極的操作的截面圖；圖8是相對於施加的電壓V的標準化電容C/Cox的曲線圖，以解釋根據本發明一實施例的擴展的存儲窗的效果；以及圖9至12是相對於施加的電壓V的標準化電容C/Cox的曲線圖，以解釋影響根據本發明一實施例的存儲窗擴展的變量。
具體實施例方式
現將參照附圖更充分地描述本發明，附圖中示出了本發明的示例性實施例。然而，本發明可以以多種不同的形式實施，而不應解釋為僅限於在此闡述的實施例；而且，提供這些實施例是為了使本公開徹底而全面，並將本發明的構思充分傳達給本領域技術人員。
在本發明的一實施例中，形成在半導體襯底上的介電層用作絕緣體，並且離子注入層用作電荷俘獲層。在這種情況下，通過將離子化的半導體原子、如Si+或Ge+注入到介電層中然後執行退火，來形成離子注入層。控制離子注入使得離子基本上僅被注入到介電層中。結果，經退火的離子注入層僅形成在介電層中。
圖4至7是說明根據本發明一實施例的非易失性存儲器件的截面圖。
圖4是說明在半導體襯底100上形成介電層200的操作的截面圖。參照圖4，在例如矽單晶襯底的半導體襯底100上形成介電層200。可以根據最終器件的大小來改變介電層200的厚度。例如，介電層200可以具有50nm或更小的厚度。更具體而言，介電層200可以具有10nm至50nm的厚度，優選約30nm。介電層200可以由具有絕緣特性的電介質材料形成，比如氧化矽。
圖5是說明根據本發明一實施例將半導體原子離子注入到介電層200中的操作的截面圖。參照圖5，將諸如Si+或Ge+的半導體原子離子注入到介電層200中。結果，在體介電層(bulky dielectric layer)200的內部形成離子注入層300。
此時，調整離子注入的能量使得離子注入到介電層200中，但是不穿透到下部的半導體襯底100中，從而使離子注入層300僅存在於介電層200中。例如，用於離子注入的能量可以是約15KeV。
此外，使用高劑量執行離子注入，從而獲得足夠的存儲窗。然而，在此時調整所述劑量以便不損害介電層200的絕緣特性。所述劑量可以在1015/cm3至1017/cm3的範圍內，優選約1.0×1016/cm3。這樣的劑量確保了能夠獲得寬存儲窗。
被離子注入以形成離子注入層300的Si+或Ge+用作電荷俘獲層。這種被離子注入的離子具有相對低的能帶級別，正如類金屬層那樣，使得它們可以俘獲電荷。因此，與常規納米晶體存儲器相比，離子注入層300可以具有大的存儲窗。例如，可以獲得超過20V的存儲窗。
圖6是說明根據本發明一實施例退火離子注入層300的操作的截面圖。參照圖6，在離子注入Si+或Ge+之後，退火離子注入層以形成經退火的離子注入層301。退火工藝有助於改善存儲窗並穩定離子注入層301。此外，退火修復了由離子注入引起的對介電層200的損壞並有助於使注入到介電層200中的離子均勻地擴散。
可以在900℃至1100℃的溫度下、優選在約1000℃的溫度下執行所述退火。
圖7是說明根據本發明一實施例在介電層200上形成電晶體柵極400的操作的截面圖。參照圖7，在於介電層200中形成離子注入層301之後，可以在介電層200上進一步執行用於形成電晶體的後續工藝。例如，將柵極400設置在介電層200上並對其構圖，然後形成源極/漏極區。
同時，參照圖6，儘管可以在一形成離子注入層(圖5所示的300)之後就執行退火工藝，但也可以在用於形成電晶體的工藝、如用於形成柵極400的工藝之後執行退火工藝。
如上所述，根據本實施例的非易失性存儲期間可以具有比常規的納米晶體存儲器件更大的存儲窗。此外，在本實施例中，通過離子注入形成電荷俘獲地點或電荷俘獲層。因此，點尺寸的均勻性和點的隨機性不再是需要考慮的要素。此外，不需要複雜的澱積技術、掩模、新材料或新設備。常規上，難於獲得直徑為10nm或更小的點。這在形成預期具有小於50nm長度的柵極時會引起問題。然而，當應用本發明時，由於僅使用了離子注入，所以柵極長度能夠被充分降低至50nm以下。
通過測量相對於所施加的電壓V的標準化電容，可以識別出由於根據本發明實施例的離子注入層所致的存儲窗的增大。
圖8是相對於所施加的電壓V的標準化電容C/Cox的曲線圖。該曲線用於解釋根據本發明一實施例的擴展的存儲窗的效果。參照圖8，當離子注入Ge+時，能夠獲得約20.4V的存儲窗；當離子注入Si+時，能夠獲得約10.1V的存儲窗。這些存儲窗遠大於0.6V至2.2V的常規存儲窗。此時，離子的劑量濃度約為1016/cm2，並且在約300K的溫度下測量標準化電容。
同時，根據本發明實施例的離子注入層所致的存儲窗的增大依賴於注入離子的劑量。
圖9至12是相對於所施加的電壓V的標準化電容C/Cox的曲線圖。該曲線用於解釋影響根據本發明一實施例的增大的存儲窗的變量。
圖9至12是相對於所施加的電壓V的標準化電容C/Cox的曲線圖。在每種情況下，將氧化矽(SiO2)層形成在n-Si襯底上至一定厚度，並且以一定劑量將Ge+離子注入到氧化矽層中。
對於圖9，厚度為30nm，劑量為5.0×1015/cm3。
對於圖10，厚度為30nm，劑量為1.0×1016/cm3。
對於圖11，厚度為50nm，劑量為5.0×1015/cm3。
對於圖12，厚度為50nm，劑量為1.0×1016/cm3。
在每種情況下，在950℃、1000℃和1050℃下退火樣品。
參照圖9和10，當以1.0×1016/cm3的劑量離子注入Ge+時，特別是當在約1000℃的溫度下執行退火時，基本增大了存儲窗。通常，存儲窗的增大依賴於退火的溫度。
當將圖9和10與圖11和12相比時，可以確定的是Ge+注入可以依賴於氧化矽層的厚度。更具體而言，當氧化矽層相對較薄時基本上增大了存儲窗。特別是，氧化矽層的厚度約為30nm時比氧化矽層的厚度約為50nm時的存儲窗更大。
同時，參照圖5，離子注入層300由注入離子陣列形成。此時，可以控制離子注入使得所注入的離子不存在於介電層200的外部。也就是說，優選的是這些注入的離子僅存在於介電層200的內部。基本上，被離子注入的Ge的濃度分布表明Ge僅存在於介電層中。
根據本發明的非易失性存儲器件可以獲得比諸如納米晶體存儲器件的常規非易失性存儲器件更大的存儲窗。被注入到介電層中的離子具有相對低的能帶級別，正如類金屬層那樣。因此，存儲窗可以大於20V。
此外，根據本發明，可以僅使用離子注入來形成電荷俘獲地點，而無需複雜的蝕刻掩模和澱積工藝。此外，即使當柵極長度小於50nm時，離子注入層也能夠用作電荷俘獲層。離子注入的使用使得不再需要考慮點尺寸的均勻性和點的隨機性。
儘管已參考其示例性實施例具體表示並描述了本發明，但本領域普通技術人員將會理解的是，在不偏離由以下權利要求所限定的本發明的精神和範圍的前提下，可以對本發明進行形式和細節上的各種變化。
權利要求
1.一種非易失性存儲器件的製造方法，該方法包括在半導體襯底上形成介電層；將半導體原子離子注入到所述介電層中以形成離子注入層，該離子注入層將用作電荷俘獲地點；以及在所述介電層上形成電晶體的柵極。
2.根據權利要求1所述的方法，其中所述介電層包括氧化矽層。
3.根據權利要求1所述的方法，其中所述介電層形成為10nm至50nm的厚度。
4.根據權利要求1所述的方法，其中控制所述離子注入使得所述半導體原子不穿透到在所述介電層之下的所述半導體襯底中。
5.根據權利要求1所述的方法，其中使用Si+作為所述半導體原子的離子來執行所述離子注入。
6.根據權利要求1所述的方法，其中使用Ge+作為所述半導體原子的離子來執行所述離子注入。
7.根據權利要求1所述的方法，其中所述半導體原子的離子以約1015/cm3至1017/cm3的劑量被離子注入到所述介電層中。
8.根據權利要求1所述的方法，在形成所述離子注入層之後，所述方法還包括退火所述離子注入層和所述介電層的操作。
9.根據權利要求8所述的方法，其中在約900℃至1100℃下執行所述退火。
10.根據權利要求8所述的方法，其中在所述離子注入之後或者在形成所述柵極之後直接執行所述退火。
11.一種非易失性存儲器件，該器件包括形成在半導體襯底上的介電層；通過將半導體原子離子注入到所述介電層中而形成的離子注入層，該離子注入層將用作電荷俘獲地點；形成在所述介電層上的電晶體的柵極；以及，形成在所述半導體襯底中的源極/漏極區。
12.根據權利要求11所述的器件，其中所述介電層包括氧化矽層。
13.根據權利要求11所述的器件，其中所述介電層具有10nm至50nm的厚度。
14.根據權利要求11所述的器件，其中使用Si+作為所述半導體原子的離子來執行所述離子注入。
15.根據權利要求11所述的器件，其中使用Ge+作為所述半導體原子的離子來執行所述離子注入。
16.根據權利要求11所述的器件，其中所述離子注入層包括以約1015/cm3至1017/cm3的劑量被離子注入的半導體原子的離子。
全文摘要
公開了一種使用離子注入製造的非易失性存儲器件以及製造該器件的方法。在半導體襯底上形成介電層，並且通過使用Si或Ge的離子注入來形成離子注入層，該離子注入層用作電荷俘獲地點。然後，執行退火工藝。接著，執行用於在介電層上形成電晶體的工藝。
文檔編號H01L27/105GK1776891SQ200510087568
公開日2006年5月24日 申請日期2005年7月27日 優先權日2004年11月15日
發明者韓楨希, 趙薰英, 金楨雨, 樸贊真, 吳鍾守, 趙起賢 申請人:三星電子株式會社