可編程存儲器內建自測電路與時鐘切換電路的製作方法

2023-05-16 23:27:16

專利名稱：：可編程存儲器內建自測電路與時鐘切換電路的製作方法
技術領域：
：本發明是有關於一種內建自測電路，且特別是有關於一種存儲器內建自測電路及其地址計數器與時鐘切換電路。
背景技術：
：隨著半導體走入極深次微米製程(verydeepsub-micro,VDSM),晶片的設計更加的複雜與精密，大多數的產品需要存儲器(Memory)來處理複雜且多樣化的運算。但因為存儲器的測試需要大量的測試圖樣(TestPattern),而且眾多的輸入/輸出埠也不易連接到晶片之外，於是一種專門針對存儲器內建自測電3各(memorybuilt-inselftest,MBIST):f皮提出，此種測試才支術乃是利用內建於存儲器晶片中的電路，在特定期間對內部存儲器電路做讀寫測試。以判定該顆存儲器晶片的好壞。傳統的存儲器內建自測電路中，通常會支持幾種算法，如棋盤式(checkerboard)、行進(March)C+及行進C-等，其中棋盤式是針對受測存儲器物理位置上相鄰的位寫入邏輯電平'T，與"0"交互的^f直，再讀出作測試，如十六進位的55或AA。而行進C+和行進C-則是以遞增和遞減地址的順序，針對存儲器位作一定次數的讀寫測試，直到滿足使用者定義的次數。通常傳統的存儲器內建自測電路皆由電子設計自動化(ElectronicDesignAutomation,EDA)軟體產生，格式都較為固定，不能因應使用者的特殊需求而任意調整。例如應用在某些特殊應用晶片(ApplicationSpecificIntegratedCircuits,ASIC)測試中，則將因無法提供合適的測試圖樣，而使得測試的錯誤涵蓋率(faultcoverage)下降。再者，當使用者因偵錯需求而需要產生一些特定的測試圖樣時，這一類軟體亦無法-提供。雖然已經有可接受使用者編程(programming)的存儲器內建自測電路，在產業不斷降低電路面積與成本的壓力下，此種內建自測電路的面積仍有縮小的空間。此外，在存儲器內建自測電路中，已知技術若要同時支持行掃描與列掃描產生存儲器地址的方式通常都設計兩組計數器，如圖1所繪示，其中包括有一組行掃描計數器120、一組列掃描計數器110、及地址暫存器130和多工器(multiplexer)140。行掃描計數器120為當自測電路進^f亍行掃描測試時，所使用的地址計數器，而列掃描計數器110則為當自測電路進行列掃描時所使用的地址計數器，當行掃描被致能時(即列掃描被禁能)，多工器140將選出行掃描地址線102送出至地址暫存器130,反之當行掃描被禁能時(即列掃描被致能)，多工器140將選出列掃描地址線101送出至地址暫存器130。一旦存儲器的尺寸甚大，其相對的地址位數也會增多，導致行掃描計數器120、列掃描計數器IIO都佔有很大的晶片面積，造成生產成本的增加。已知的存儲器內建自測電路的另外一項困難是在於現今自動測試裝置(autotestequipment,ATE)可提供的時鐘頻率遠低於存儲器內建自測電路的時鐘頻率，所以在自測模式和外部自動測試裝置的測試之間會因為時鐘切換而產生時鐘風險(clockhazard),此種時鐘風險將會使得後續的測試操作發生不可預期的現象，而導致誤操作或不操作，造成測試工作的困難。
發明內容綜上所述，本發明提供一種可編程的存儲器內建自測電路，使其可滿足不同應用的測試需求，並提升產量測試的質量，並精簡電路，減小其晶片面積，及支持存儲器產生器(memorycomplier)及內建自我^f務復(Bui11-inSelfR印air，BISR)功能。本發明提供一種存儲器內建自測電路，其中包括指令解碼器，以及內建自測控制器。指令解碼器與'內建自測電路相耦接，其中指令解碼器用以接收控制信號，內建自測電路用以接收該控制信號。若控制信號為自測模式，則指令解碼器解碼自測指令，該內建自測控制器根據該自測指令的解碼結果測試存儲器。若該控制信號為輸出模式，則指令解碼器暫停操作，內建自測控制器輸出該存儲器的測試記錄。若該控制信號為正常模式，則指令解碼器暫停操作，內建自測控制器傳遞功能電路的測試信號至存儲器。此功能提供使用者可自由切換正常模式與自測模式，並觀觀察輸出狀態，容易偵錯，縮短產品上市時間。本發明提供一種新的指令集(InstructionSet)來實現可編程存儲器內建自測電路，指令集分為一般性指令與重複性指令兩類。一^1性指令包括是否支持行掃描(ColumnScan)、是否要偵錯(Diagnosis)、地址上數或下數、背景數據、反向欄位與折迭欄位共b+5位(假設背景數據是b位)。重複性指令是每個測試都需要，包括指令是否結束、讀或寫與數據是否反向等3位，若行進測試單元(MarchTestElement)為有n個測試，則重複性指令共有3n個位。整個指令集共有b+5+3n個位。假設行進測試單元為(WO,RQ,Wl),表示11=3，有3個測試操作。已知可編程存儲器內建自測電路，通常需要掃描暫存器、指令暫存器與控制暫存器。因為當自測指令從測試機臺輸出至待測晶片時，會先用掃描暫存器接收，然後送至指令暫存器儲存，以固定送出指令供電路運算，再將運算後適當的結果，如數據(data)、地址(address)、存儲器致能(CE),讀或寫致能(WE),送至控制暫存器，以控制存儲器的運作。本發明提供暫存器的共享方式，只要使存儲器的控制信號可直接從指令暫存器運算產生，即可使用指令暫存器來完成上述三項任務，大幅縮小面積。本發明提供一種地址計數器，包括地址暫存器、上行加擾器、列掃描加法器及下行加擾器。其中地址暫存器用以儲存並提供存儲器的存取地址。上行加擾器耦接於地址暫存器，自地址暫存器接收存取地址。列掃描加法器耦接於上行加擾器，用以將上行加擾器輸出的地址加一後輸出。下行加擾器耦接於列掃描加法器，接收列掃描加法器輸出的地址。若存^渚器全部有2"個地址，每行有2[個地址，則稱該存儲器的地址有n個位，有r個折迭位，其中n、r皆為預設整數。本發明的設計原理為若列掃描時，就直接把地址暫存器的值送給列掃描加法器，加一後當作新的地址，即完成列掃描的地址移動。若行掃描時，上行加擾器會將較低r位移至最高，並將較高n-r位右移r位，然後再送給列掃描加法器加一之後，經下行加擾器，將較高的r位移至最低，並將較低n-r位左移r位，當作新的地址，完成行掃描的地址移動。本發明提供一種時鐘切換電路，同時使用兩個致能信號來控制兩個時鐘信號，並利用負緣觸發的延遲正反器(Dflip-flop)來控制致能信號，以避免不預期的0或1等時鐘風險(clockhazard)。此方法可以直接進行暫存器傳輸層次(RTL:registertransferlevel)設計，只要注意其中一個時鐘致能要先關掉，另一個時鐘致能才能打開，合成(Synthesis)與電晶體擺放與繞線(PlaceandRouting)都非常容易，不必擔心製程飄移或邏輯運算快慢所造成的時序問題，時鐘切換將會非常穩定。本發明因採用許多創意來縮減可編程的存儲器內建自測電路的面積，因此可以降低成本，而且增加許多功能，可以更靈活針對存儲器做自我測試。而本發明所提出的周邊控制電路可以用更小面積增加測試的錯誤涵蓋率，時鐘切換電路則能使測試的時鐘在內建自測電路與測試機臺之間正確切換，使測試與偵錯操作更具靈活度。為讓本發明的上述特徵和優點能更明顯易懂，下文特舉^1佳實施例，並配合所附圖式，作詳細說明如下。圖l是已知的一種地址計數器的示意圖。圖2A繪示依照本發明一實施例的存儲器內建自測電^各。圖2B繪示依照本發明一實施例的自測指令。圖3繪示依照本發明一實施例的單一存儲器內建自測電路。圖4繪示依照本發明一實施例的多存儲器內建自測電路。圖5繪示依照本發明一實施例的地址計數器。圖6A繪示依照本發明一實施例的時鐘切換電路。圖6B是依照本發明一實施例的時鐘切換電路的信號波型圖。[主要元件標號說明]101列掃描地址線102行掃描地址線110列掃描計數器120行掃描計數器130地址暫存器140多工器200自測指令201第一信號202第二信號210自動測試裝置220存儲器230指令解碼器240內建自測控制250功能電路260:序列發生器290:存儲器內建自測電路2OA:控制信號2OB:傳輸接口291-297:自測指令欄位298:完成信號299:測試結果信號29A:測試記錄輸出總線IN:輸入信號OUT:輸出端0UT1:操作時鐘信號301:輸入總線303:比較總線304:輸出總線310:掃描指令暫存器320:狀態控制器330:解碼器340:存儲器350:地址計數器360:數據暫存器370:讀寫暫存器380:異或門390:與門。441-443:存儲器501:地址暫存器502:上行加擾器503:列掃描加法器504:下行加擾器510:行掃描選擇信號601、602:與門603:或門606、607:延遲正反器604、605:反相器CK1第一-時鐘信號CK2第二-時鐘信號IN1第一-致能信號IN2第二-致能信號EN1第一-延遲致能信號EN2第二.延遲致能信號具體實施方式圖2A為本發明的存儲器內建自測電路的一實施例，其中包括存儲器內建自測電路290、受測存儲器220、受測存儲器220所屬的序列發生器(sequencer)260、外接的自動測試裝置210以及功能電路250。每一個受測存儲器220與其所對應的序列發生器260各別與存儲器內建自測電路290耦接，存儲器內建自測電路290與自動測試裝置210耦接，而功能電路250亦與存儲器內建自測電路290相耦接。請參照圖2A所繪示，存儲器內建自測電路290包括有相互耦接的指令解碼器230與內建自測控制器240。內建自測控制器240及指令解碼器230接收控制信號20A，其中控制信號20A為由自動測試裝置210所輸出的第一信號201及第二信號202所組成。當第一信號201為邏輯0時，無論第二信號202為何，皆為自測模式。此時指令解碼器230根據自動測試裝置210送出的自測指令解碼，而內建自測控制器240根據被解碼出的自測指令來測試存儲器220。當第一信號201為邏輯1,第二信號202亦為邏輯1時，則為輸出模式。此時指令解碼器230暫停操作,內建自測控制器240輸出存儲器220的自我測試的當時狀態與結果至自動測試裝置210。當第一信號201為邏輯1,且第二信號202為邏輯0時，則為正常模式。此時功能電路250與存儲器220之間維持正常的運作，存儲器220直接由功能電路250來控制讀寫。此模式有助於工程師對存儲器進行檢測工作，並可提供正常模式測試及內建自測的交叉進行，增加測試的靈活度。控制信號20A與才乘作模式的關係，如下表1所示表l,控制信號20A與操作模式的關係表tableseeoriginaldocumentpage12圖2B所繪示的為本發明提出的自測指令200的一實施例，包括有一位的方向欄位291、八位的數據背景欄位292、一位的行掃描欄位293、一位的診斷欄位294、二位的數據背景變化欄位295、三位的行進集合欄位296以及一位的埠選擇欄位297。方向欄位291為指示自我測試時的存儲器存取地址為遞增或遞減。數據背景欄位292為儲存測試用的數據背景，其位數多寡視存儲器的存儲單元矩陣(memorycellarray)數量而定。例如一個1024x8的存儲器，就表示有1024個地址，每個地址可儲存8位(bit)的數據，相對的數據背景欄位292在此實施例中就有8個位。行掃描欄位293則指示存儲器的測試是以行掃描或列掃描方式進行。存儲器的地址在列掃描時是每次增減1,而在行掃描時則是每次增減的數目等於存儲器的每列的地址數目，例如此存儲器1024個地址是由256列，每列4個地址所組成，則此存儲器在進行行掃描時，每次地址將增減4。診斷欄位294用以指示當測試發現異常時是否輸出自我測試的當時狀態與結果測試記錄。數據背景變化欄位295為用以指示數據背景292沿列方向與行方向的變化，此欄位是由反向欄位295-2跟折迭欄位295-1所組成，下列表2所顯示的為數據背景與反向欄位295-2跟折迭欄位295_1與所產生的測試圖樣的關係表表2數據背景欄位292、反向欄位295_2、折迭欄位295—1與測試圖樣的關係表tableseeoriginaldocumentpage12tableseeoriginaldocumentpage13如上述表2所顯示，當反向欄位295_2被設為邏輯1時，測試圖樣以數據背景為初始值，沿列方向做0/l反轉。當折迭欄位295—l被設為邏輯l時，測試圖樣以數據背景為初始值，沿行方向做0/1反轉。如此可用較少的指令欄位讓內建自測的數據背景有更多種組合變化。請繼續參照圖2B，行進集合欄位296包括有三個欄位，分別為命令結束欄位296—1、讀寫欄位296—2以及數據欄位296—3。命令結束欄位296—1用以指示該行進集合欄位是否為最後一個行進集合欄位296。而讀寫欄位296一2則指示該時期的存儲器220的測試操作為讀出或寫入。數據欄位296_3則用以指示寫入存儲器220的數據或存儲器220應輸出的數據。每個行進集合欄位296代表自測指令的一個讀寫操作。傳統技術使用計數器來計算讀寫操作的數量，以確定讀寫操作已經結束。本實施例使用命令結束欄位296—1來判斷讀寫操作已經結束。命令結束欄位296_1可以只用一個位來實施，如此的判斷電路比傳統的計數器和比較電路簡單很多，可以節省晶片面積。埠選擇欄位297則是在多埠存儲器(multi-portmemory)測試時使用，用來指示經由存儲器的哪一個埠進行測試，因此其位數將因受測存儲器220埠數目的不同而有所不同。請再參照圖2B,其中所繪示為自測指令200,各欄位的值所代表的意義描述如下埠選擇欄位297設定為1,表示選擇存儲器的埠l執行內建自測，方向欄位291設定為1，表示存儲器地址為遞增，行掃描欄位293設定為1，表示致能行掃描，診斷欄位294設定為1,表示當有測試錯誤發生時，送出當時的測試數據。數據背景欄位292為11001100,數據背景變化欄位295中的折迭欄位295—1與反相欄位295-2皆清除為0,表示背景數據將不被折迭亦不被反向。三位的行進集合欄位296,第一個為110,即命令結束欄位296-1設定為1、讀寫欄位296-2設定為1以及數據欄位296-3清除為0，分別代表命令未結束，後面另有行進集合欄位，且自存儲器讀出的數據應為0。同理，第二個行進集合欄位296為101，代表命令未結束，且寫入存儲器的數據為1。第三個行進集合欄位296為011,代表命令已結束，且自存儲器讀出的數據應為l，後面不會再有其它行進集合欄位。在每一個自測指令完成後，內建自測控制器240將傳送完成信號298及測試結果信號299至指令解碼器230。完成信號298用以告知指令解碼器230可繼續送出下一個自測指令，測試結果信號299用以告知指令解碼器230是否有測出錯誤。圖3繪示為本發明的單一存儲器內建自測電路的一實施例，此實施例對應於圖2A的實施例，其中指令解碼器230包括掃描指令暫存器310以及解碼器330。內建自測控制器240包括有狀態控制器320、地址計數器350以及比較電路360。其中掃描指令暫存器31G用以接收並儲存自測指令。解碼器330耦接於掃描指令暫存器310,用以解碼自測指令。狀態控制器320耦接於掃描指令暫存器310以及解碼器330,用以根據自測指令控制存儲器340。比較電路360耦接於解碼器330，用以比較自測指令的數據欄位以及存儲器340的輸出數據，並根據上述比較結果提供錯誤信號OUT。而其中比較電路360包括數據暫存器361、讀寫暫存器362以及邏輯電路363。數據暫存器361耦接於解碼器330,用以儲存存儲器340的應輸出數據，這個應輸出數據來自自測指令的數據欄位，由解碼器330提供。而讀寫暫存器362耦接於解碼器330,用以自解碼器330接收並儲存自測指令的讀寫欄位。邏輯電路363耦接於存儲器340、數據暫存器361以及讀寫暫存器362,用以比較存儲器340實際的輸出數據以及數據暫存器361儲存的應輸出數據，若該輸出數據不等於該應輸出數據而且讀寫欄位362的指示為讀取時，則致能錯誤信號OUT為1，表示內建自測發生錯誤。在
發明內容中提到，已知可編程存儲器自測電路包括三組暫存器，但本發明提供新的架構，使得三組暫存器可以共享。實施例如圖3,掃描指令暫存器310由輸入端IN接收自測指令，儲存自測指令，完成後送至解碼器330解碼。地址計數器350依據輸入總線301的解碼結果設定受測存儲器340的存取地址後，即可對存儲器340開始讀寫測試。存儲器340讀出的值由輸出總線304送出至邏輯電路363。當存儲器被讀出測試時，讀寫暫存器362將會因為自測指令中讀寫欄位被設為1,而輸出邏輯電平l。且此時存儲器340的輸出數據若與數據暫存器361所儲存的數據欄位不相等，則異或門380將輸出邏輯電平1,進而致使與門390輸出的錯誤信號OUT也為邏輯電平l(致能)，表示存儲器測試失敗。另外，由於已知技術中數據自存儲器讀出，再經過比較的操作，所需的運算時間較長，所以時鐘周期較長。本發明在此運算路徑中間加了暫存器，使每周期所需運算時間縮短，相當於管線處理(pipeline)設計，較已知技術測試速度快1.8倍。實施例請繼續參照圖3，自測指令的數據欄位儲存於數據暫存器361，自測指令的讀寫欄位則儲存於讀寫暫存器362中。邏輯電路363包括有異或門380以及與門390,其中異或門380接收數據暫存器361及存儲器340的輸出，而異或門380的輸出端耦接至與門390的一輸入端，與門390的另一輸入端則耦接至讀寫暫存器362,而與門390的輸出信號則為錯誤信號OUT。圖4繪示為本發明的多存儲器內建自測電路的一實施例，包括一組可供多個存儲器441共享的掃描指令暫存器310、狀態控制器320以及解碼器330,另外並包括多個地址計數器450及多個比較電路460。每一個地址計數器450耦接於解碼器330與狀態控制器320，用以根據自測指令的解碼結果以及狀態控制器320的指示提供存儲器441其中之一的測試過程的存取地址。而每一個比較電路460耦接於解碼器330,用以比較自測指令的數據欄位以及存儲器441其中之一的輸出數據，並根據上述比較結果提供錯誤信號OUT。圖4電路的操作方式類似上述實施例的單一存儲器內建自測電路，只是由單一存儲器延伸為多個存儲器，細節不再繁述。而本實施例的內建自測電路因掃描指令暫存器310、狀態控制器320以及解碼器330可被共享，如此還可以有效降低多存儲器內建自測電路的晶片面積及生產成本。圖5繪示為本發明的地址計數器的實施例，其中包括地址暫存器501、上行加擾器502、下行加擾器504以及列掃描加法器503。地址暫存器501、上行加擾器502、列掃描加法器503以及下行加擾器504以環狀串連方式相互耦接，上行加擾器502與下行加擾器504則共同耦接於行掃描選擇信號510。上行加擾器502接收來自於地址暫存器501的原存儲器存取地址ADDl,假設存取地址ADDl有n個位，有r個折迭位，其中n、r皆為預設整數。在行掃描時(行掃描選4奪信號510為致能時)，上行加擾器502將存取地址ADDl的較低r位移至最高，並將存取地址ADDl的較高n-r位右移r位之後輸出為第二地址數據ADD2。例如，若n等於6,r等於3，而且原存儲器存取地址為101000,則第二地址數據ADD2為000101。列掃描加法器503則是接收第二地址數據ADD2為輸入，然後加1後輸出為第三地址數據ADD3。在上例中，第三地址數據ADD3為000110。下行加擾器504則接收第三地址數據ADD3,並於行掃描時(行掃描選擇信號510為致能時)將第三地址數據ADD3較高的r位移至最低，並將第三地址數據ADD3的較低n-r位左移r位之後輸出為第四地址數據ADD4。繼續上面的例子，第四地址^:據ADD4則為110000。新產生的第四地址ADD4悽t據將輸入至地址暫存器501成為新的存儲器存取地址。依此類推，地址暫存器501提供的存取地址將會如下計數110-000+111-000^000—001->001—001—010—001■>011—001■>....，如此即可以完成行掃描的功能。再者，在列掃描時(行掃描選擇信號510為禁能時)，上行加擾器502與下行加擾器504將不揭:作，直接輸出其輸入，而列掃描加法器503隻會單純地將存儲器存取地址增加1。如此，存取地址ADD1將會如下計數110—000110—001110—010+110—011^110—100110—101…，如此即可以完成列掃描的功能。綜上所述，即可使用一組計數器完成行掃描與列掃描的存儲器存取地址計數功能，較已知技術的使用兩組計數器更為節省電路。圖6A為本發明的存儲器內建自測電路的時鐘切換電路的一實施例，包括第一反相器604、第一延遲正反器606、第一與門601、第二反相器605、第二延遲正反器607、第二與門602以及或門603,其中，第一反相器604用以接收第一時鐘信號CK1。而第一延遲正反器606，耦接於第一反相器604,用以接收第一致能信號IN1並使用第一反相器604的輸出為觸發信號。第一與門601則耦接於第一延遲正反器606,用以接收第一時鐘信號CK1以及第一延遲正反器606的輸出。另外在第二時鐘信號CK2部分，第二反相器605用以接收第二時鐘信號CK2，而第二延遲正反器607耦接於第二反相器605，用以接收第二致能信號IN2並使用第二反相器605的輸出為觸發信號。而第二與門602則耦接於第二延遲正反器607,用以接收第二時鐘信號CK2以及第二延遲正反器607的輸出。或門603耦接於第一與門601以及第二與門602,用以接收第一與門601以及第二與門602的輸出，並^C供其輸出0UT1做為內建自測電路之中，指令解碼器以及內建自測控制器的操作時鐘信號。為了此時鐘切換電路能正確操作而不發生時鐘風險，其中第一致能信號IN1的致能(assert)必定發生在第二致能信號IN2的禁能(de-assert)之後，而且第二致能信號IN2的致能必定發生在第一致能信號IN1的禁能之後。如圖6B所繪示，EN2由致能轉為禁能(l變為O)是在CK2負緣且EN1為0時發生，另一方面，EN1由禁能轉為致能(O變為l)是在CKl負緣且EN2為0時發生，反之亦然。兩個時鐘致能信號(EN1與EN2)可由IN1與IN2適當地邏輯控制而保證不會同時為1。上述時鐘切換電路的目的為使本發明的存儲器內建自測電路可在兩個不同速度的時鐘信號中切換，且不會在切換過程中產生時鐘風險。如此便可以提供外部自動測試裝置以及存儲器內建自測電路的交叉測試，不論在工程偵錯或是在加強產量測試的涵蓋率上，皆有很大的助益。綜上所述，本發明提出一種存儲器內建自測電路，除提供更靈活的可編程測試指令外，還筒化了已知技術中許多不必要的電路，有效地縮小電路面積，縮短了自測時讀取存儲器和比較存儲器數據所需的時間，並提供有效的時鐘切換電路，使晶片可以在不同的時鐘頻率下進行測試，提升其產量時的錯誤涵蓋率及工程分析時的偵錯能力。雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視所附的權利要求範圍所界定者為準。權利要求1.一種存儲器內建自測電路，包括指令解碼器，用以接收控制信號；以及內建自測控制器，耦接於該指令解碼器，用以接收該控制信號；其中若該控制信號為自測模式，則該指令解碼器解碼自測指令，該內建自測控制器根據該自測指令的解碼結果測試存儲器；若該控制信號為輸出模式，則該指令解碼器暫停操作，該內建自測控制器輸出該存儲器的測試記錄；若該控制信號為正常模式，則該指令解碼器暫停操作，該內建自測控制器傳遞功能電路的測試信號至該存儲器。2.根據權利要求1所述的存儲器內建自測電路，其中該自測指令包括方向欄位，用以指示測試該存儲器的存取地址為遞增或遞減；數據背景欄位，用以指示測試該存儲器所使用的數據背景，包括多個位，每一該些位對應該存儲器的多個存儲單元矩陣其中之一；行進集合欄位，用以指示該存儲器的測試操作為讀取或寫入，以及寫入該存儲器的數據或該存儲器應輸出的數據；埠選擇欄位，用以指示經由該存儲器的哪一埠以測試該存儲器；行掃描欄位，用以指示該存儲器的測試以列掃描或行掃描方式進行；以及診斷字,殳，用以指示該存儲器的測試發生錯誤時，該內建自測控制器是否輸出當時的測試記錄。3.根據權利要求2所述的存儲器內建自測電路，其中該自測指令還包括反相欄位，用以指示該數據背景是否沿列方向作0/1反轉。4.根據權利要求2所述的存儲器內建自測電路，其中該自測指令還包括折迭欄位，用以指示該數據背景是否沿行方向作0/1反轉。5.根據權利要求2所述的存儲器內建自測電路，其中該行進集合欄位包括命令結束欄位，用以指示該行進集合欄位之後是否有其它行進集合欄位；讀寫欄位，用以指示該存儲器的測試操作為讀取或寫入；以及數據欄位，用以指示寫入該存儲器的數據或該存儲器應輸出的數據。6.根據權利要求1所述的存儲器內建自測電路，其中該指令解碼器包括掃描指令暫存器，用以接收並儲存該自測指令，並根據該自測指令產生用以控制該存儲器的信號；以及解碼器，耦接於該掃描指令暫存器，用以解碼該自測指令；而且該內建自測控制器包括狀態控制器，耦接於該掃描指令暫存器以及該解碼器，用以根據該自測指令控制該存儲器的測試過程的狀態變化，該狀態變化包括該測試過程的存取地址變化以及數據背景變化；地址計數器，耦接於該解碼器與該狀態控制器，用以根據該自測指令的解碼結果以及該狀態控制器的指示提供該測試過程的存取地址；數據暫存器，耦接於該解碼器，用以儲存該存儲器的應輸出數據；讀寫暫存器，耦接於該解碼器，用以儲存該自測指令的讀寫欄位；以及邏輯電路，耦接於該數據暫存器以及該讀寫暫存器，用以比較該存儲器的輸出數據以及應輸出數據，若該輸出數據不等於該應輸出數據而且該讀寫欄位的指示為讀取，則致能該錯誤信號。7.根據權利要求6所述的存儲器內建自測電路，其中該地址計數器包括地址暫存器，用以儲存並提供該存儲器的測試過程的存取地址；上行加擾器，耦接於該地址暫存器，自該地址暫存器接收該存取地址；列掃描加法器，耦接於該上行加擾器，用以將該上行加擾器輸出的地址加一後輸出；以及下行加擾器，耦接於該列掃描加法器，接收該列掃描加法器的輸出地址；*巾該存取地址有n個位，有r個折迭位，n、r皆為預設整數；在列掃描時，該上行加擾器直接輸出該存取地址，該下行加擾器直接輸出該列掃描加法器的輸出地址；在行掃描時，該上行加擾器將該存耳又地址的4交低r位移至最高，並將該存取地址的較高n-r位右移r位之後輸出，該下行加擾器將該列掃描加法器的輸出地址較高的r位移至最低，並將該輸出地址的較低n-r位左移r位之後輸出。8.根據權利要求6所述的存儲器內建自測電路，其中該內建自測控制器用以測試多個存儲器，該狀態控制器根據該自測指令控制該些存儲器的測試過程的狀態變化，而且該內建自測控制器包括多個地址計數器，每一該些地址計數器耦接於該解碼器與該狀態控制器，用以根據該自測指令的解碼結果以及該狀態控制器的指示提供該些存儲器其中之一的測試過程的存取地址；以及多個比較電路，每一該些比較電路耦接於該解碼器，用以比較該自測指令的數據欄位以及該些存儲器其中之一的輸出數據，並根據上述比較結果提供錯誤信號。9.根據權利要求1所述的存儲器內建自測電路，還包括時鐘切換電路，用以提供兩個時鐘信號其中之一做為操作時鐘信號，該時鐘切換電路的特徵在於同時使用兩個致能信號來控制上述兩個時鐘信號，並利用負緣觸發的延遲正反器來控制上述兩個致能信號，上述兩個致能信號其中任何一個致能之前，必須先禁能上述兩個致能信號其中的另一個。10.根據權利要求9所述的存儲器內建自測電路，其中該時鐘切換電路包括第一反相器，用以接收第一時鐘信號；第一延遲正反器，耦接於該第一反相器，用以接收第一致能信號並使用該第一反相器的輸出為觸發信號；第一與門，耦接於該第一延遲正反器，用以接收該第一時鐘信號以及該第一延遲正反器的輸出；第二反相器，用以接收第二時鐘信號；第二延遲正反器，耦接於該第二反相器，用以接收第二致能信號並使用該第二反相器的輸出為觸發信號；第二與門，耦接於該第二延遲正反器，用以接收該第二時鐘信號以及該第二延遲正反器的輸出；以及或門，耦接於該第一與門以及該第二與門，用以接收該第一與門以及該第二與門的輸出，並提供該操作時鐘信號。11.—種地址計數器，包括地址暫存器，用以儲存並提供存儲器的存取地址；上行加擾器，耦接於該地址暫存器，自該地址暫存器接收該存取地址；列掃描加法器，耦接於該上行加擾器，用以將該上行加擾器輸出的地址加一後輸出；以及下行加擾器，耦接於該列掃描加法器，接收該列掃描加法器的輸出地址；其中該存取地址有n個位，有r個折迭位，n、r皆為預設整數；在列掃描時，該上行加擾器直接輸出該存取地址，該下行加擾器直接輸出該列掃描加法器的輸出地址；在行掃描時，該上行加擾器將該存取地址的較低r位移至最高，並將該存取地址的較高n-r位右移r位之後輸出，該下行加擾器將該列掃描加法器的輸出地址較高的r位移至最低，並將該輸出地址的較低n-r位左移r位之後輸出。12.—種時鐘切換電路，用以提供兩個時鐘信號其中之一做為操作時鐘信號，其特徵在於同時使用兩個致能信號來控制上述兩個時鐘信號，並利用負緣觸發的延遲正反器來控制上述兩個致能信號，上述兩個致能信號其中任何一個致能之前，必須先禁能上述兩個致能信號其中的另一個。13.根據權利要求12所述的時鐘切換電路，其中該時鐘切換電路包括第一反相器，用以接收第一時鐘信號；第一延遲正反器，耦接於該第一反相器，用以接收第一致能信號並使用該第一反相器的輸出為觸發信號；第一與門，耦接於該第一延遲正反器，用以接收該第一時鐘信號以及該第一延遲正反器的輸出；第二反相器，用以接收第二時鐘信號；第二延遲正反器，耦接於該第二反相器，用以接收第二致能信號並使用該第二反相器的輸出為觸發信號；第二與門，耦接於該第二延遲正反器，用以接收該第二時鐘信號以及該第二延遲正反器的輸出；以及或門，耦接於該第一與門以及該第二與門，用以接收該第一與門以及該第二與門的輸出，並提供該操作時鐘信號。全文摘要一種可編程存儲器內建自測電路及時鐘切換電路。通過指令解碼器及內建測試控制器，提供更多可被使用者設定的自測功能，並簡化傳統技術中的冗餘的電路，減小晶片面積以降低成本。並提出一些存儲器周邊的控制電路，佔用更小面積，使存儲器位置可被更靈活地測試。還提出一種時鐘切換電路，使晶片可在高低不同速度的時鐘下正確測試。以提高晶片中存儲器的可測性與可分析性，進而提升錯誤涵蓋率。文檔編號G11C29/20GK101399087SQ200710161268公開日2009年4月1日申請日期2007年9月25日優先權日2007年9月25日發明者張永嘉,林重甫申請人:智原科技股份有限公司