一種測試晶片版圖的生成方法
2023-05-03 22:58:11
專利名稱：一種測試晶片版圖的生成方法
技術領域：
本發明屬於晶片測試領域，具體涉及一種測試晶片版圖的生成方法。
背景技術：
隨著微電子技術的發展，目前集成電路進入了超深亞微米的時代，這使得電子器件的特徵尺寸越來越小，晶片規模越來越大，數千萬甚至超過10億門的電路可以集成在單一的晶片上。半導體工藝已經發展到了 28nm，對應版圖的最小線寬越來越小，而晶片的規模越來越大，複雜度越來越高。目前的主流的光刻技術是198nm光刻技術，在系統晶片的生產過程中，會有很多因素會影響到產品成品率，這些因素包括工藝過程中造成的各種短路、斷路等情況，量化這些因素對成品率的影響非常重要。因此，如何減少製造過程中的缺陷，提高成品率，成為了擺在半導體設計和製造公司面前的嚴峻的問題。目如提聞成品率的方法主要有:
(I)光學臨近效應矯正技術:光學臨近效應在先進工藝下表現更加明顯，通過光刻機產生的晶圓上的圖形和實際的版圖會有差異，從而容易造成缺陷。因此這一技術在生產之前，通過矯正技術矯正掩膜版上的圖形，使得最終的生產出來的圖形和原始的版圖一致。(2)測試晶片技術:針對半導體生產的各個工藝環節可能存在的導致缺陷的問題，通過將測試結構進行大量的數據實驗設計，設計出測試晶片版圖，再將測試晶片製造出來進行測試並且將測試數據進行數據分析，找到工藝線中引起缺陷的原因，從而提高成品率。測試晶片自然是針對工藝線中引起缺陷的原因設計的，由大量的測試結構組成。設計測試結構有兩個辦法:(a)通過設計參數化單元，並進行數據試驗設計；(b)在已有的晶片版圖裡找出需要測試的位置。(3)可製造性設計(DFM):晶片設計的過程中，引入一些製造規則，考慮可製造性。減小系統缺陷，從而提聞成品率。上述三種方法中，測試晶片技術是最為普遍應用的技術。製造測試晶片需要創建測試結構，目前工業界採取的方法是參考產品晶片版圖裡面需要注意的位置和圖案，這些位置和圖案包括了用戶所要探究的影響成品率的因素，然後手動的產生測試結構，手動產生測試晶片模板，然後通過儀器實現對測試晶片模板進行電氣測試。手動產生測試結構需要手動地切割晶片版圖，或者在版圖編輯器裡面編輯包括所需測試位置區域的版圖。因為所需測量的影響成品率的位置的數量非常多，因此手動產生測試結構的不足之處是:(I)產品裡面的所需測量的位置非常的多，甚至幾千個，手動產生測試模式需要大量的時間；(2)手動產生測試結構容易出錯。手動產生測試晶片模板是將焊盤排成陣列的形式，測試結構擺放在焊盤之間，進行手動擺放和布線後，測試機通過焊盤來進行電氣測試。手動產生測試晶片模板流程中的不足之處是:(I)測試結構非常的多，可以是幾千個到上萬個，手動擺放和布線產生測試晶片模板需要大量的時間；(2)手動擺放和布線容易出錯；(3)面積利用率很低，測試成本非
常的高昂。
綜上所述，實有必要發明一種新的測試晶片版圖的生成方法，以解決上述問題。
發明內容
針對現有技術存在的不足，本發明提供了一種測試晶片版圖的生成方法。一種測試晶片版圖的生成方法，包括下述步驟:先選取目標版圖區域，選取後擺放一次或重複擺放多次成單元陣列，再將重複單元連接，最後將重複連接的單元作為測試結構擺放於可尋址測試晶片版圖中並且布線。優選地，將選取的版圖區域轉變為參數化的單元，然後選取不同的參數將參數化的單元實例化，再將實例化的測試結構擺放於可尋址測試晶片版圖中。優選地，所述的可尋址測試晶片採用基於可尋址編譯器的智慧財產權核。優選地，所述的生成方法包括下述步驟:
(O生成測試結構:
1.1.在晶片版圖中選取一個包含所需測試位置的版圖區域；
1.2.建立引腳:在版圖區域查找引腳對應的區域和幾何圖形，根據查找的情況決定使用已有的幾何圖形建立為引腳，或者創建新的幾何圖形再建立為引腳；
1.3.多次複製該版圖區域，生成若干個重複單元組成的陣列；
1.4.將所有重複單元連接而得到測試結構；
(2)將生成的測試結構擺放於可尋址測試晶片版圖中並且布線，生成基於可尋址方法的測試晶片版圖。上述步驟1.2中，通過在版圖區域查找引腳對應的區域和幾何圖形，根據查找到的不同情況做如下處理:如果引腳相關的幾何圖形存在且引腳所在位置方便將線引出，則使用相關的幾何圖形建立為引腳；如果引腳相關的幾何圖形存在但引腳所在位置不方便將線引出，則創建新的幾何圖形再建立為引腳；如果引腳相關的幾何圖形不存在，則創建新的幾何圖形再建立為引腳。優選地，步驟(I)中1.2,1.3之間還包括:1.2-3.參數化版圖區域的相關形狀。優選地，步驟(I)中1.1,1.2步驟之間還包括:1.1-2.清除不相關或不需要的版圖層。優選地，步驟(I) 1.1中包括:
1.1.1.針對產品晶片版圖定義若干設計規則，包括不同層的幾何圖形的寬度、距離和邊界；
1.1.2.定義通孔層以及設置連接關係；
1.1.3.設置所需測試位置的坐標；
1.1.4.在晶片版圖上選擇一個區域，這個區域的中心是所需測試位置的坐標；
1.1.5.根據設計規則，清除掉違反設計規則的幾何形狀。為了使測試晶片版圖適用於接觸層或通孔層的短路、以及導線層斷路或短路情況，優選地，所述的生成方法包括下述步驟:
a.根據技術參數定義一個待測區域的大小；
b.設置所需測試位置的坐標信息；
c.從晶片版圖中選取包含每個測試位置的版圖區域； d.確定引腳位置作為測試接線位置；
e.在引腳上面或下面一層的通孔層或接觸層上添加設置於引腳的通孔或接觸點；
f.多次複製該版圖區域生成該版圖區域的重複模式，形成若干重複單元的陣列；
g.連接所有重複單元而得到測試結構；
h.將測試結構擺放到可尋址測試晶片版圖中，在上面或下面一層的導線層，將每個引腳的接觸點或通孔布線接入所對應的可尋址陣列終端。為了使測試晶片版圖適用於通孔層斷路情況，優選地，所述的生成方法包括下述步驟:
a.根據技術參數定義一個區域的大小；
b.設置所需測試位置的坐標信息；
c.從產品晶片版圖中選取包含每個測試位置的版圖區域，該版圖區域包括通孔層及其上下金屬層；
d.用一個或以上上層通孔連接上層金屬層，並定義其為引腳；
e.用一個或以上下層通孔連接下層金屬層，並定義其為引腳；
f.多次複製版圖區域生成該區域的重複模式，形成若干重複單元的陣列；
g.連接所有重複單元而得到測試結構；
h.將測試結構擺放到可尋址測試晶片版圖中，在上層導線層上連接上層引腳到對應的可尋址陣列終端，在下層導線層上連接下層引腳到對應的可尋址陣列終端。優選地，所述智慧財產權核的類型為大規模可尋址或劃片槽可尋址或電晶體陣列。可尋址方法學可應用於成品率和電晶體特性的測試領域。在成品率測試方式中，待測試器件的不同層可以重疊。在電晶體特性測試方式中，待測試器件的不同層不能重疊。本發明的有益效果是:
(1)由於自動產生測試結構，自動布線，極大的縮短了測試晶片版圖的設計周期，極大的降低了測試晶片版圖的設計過程中的錯誤率，提高了測試精度；
(2)由於採用基於可尋址方法學的智慧財產權核，極大的提高了測試晶片的面積利用率，極大的降低了工藝測試成本。
圖1是本發明測試晶片版圖生成方法的整體流程圖。圖2是本發明選取版圖區域的流程圖。圖3是本發明選取版圖區域經過一次複製擺放生成的測試結構圖。圖4為本發明選取版圖區域經過多次複製擺放生成的測試結構圖。圖5為本發明中定義設計規則的示意圖。圖6為本發明中定義通孔層的示意圖。
具體實施例方式下面結合附圖和具體實施例對本發明作進一步說明，但本發明的保護範圍並不限於此。如圖1所示，一種測試晶片版圖的生成方法，先選取晶片的待測版圖區域，選取後擺放一次或重複擺放多次成單元陣列，再將重複單元連接，最後將重複連接的單元作為測試結構擺放於可尋址測試晶片版圖中並且布線。具體包括下述步驟:
(O生成測試結構:
1.1.在晶片版圖中選取一個包含所需測試位置的版圖區域；圖3中，左邊為晶片版圖，中間為選取的版圖區域，右邊為含有所需測試位置的局部放大。圖4中，左邊為晶片版圖，中間為選取的版圖區域。1.1-2.清除不相關或不需要的版圖層；
1.2.建立引腳:在版圖區域查找引腳對應的區域和幾何圖形，根據查找的情況決定使用已有的幾何圖形建立為引腳，或者創建新的幾何圖形再建立為引腳。具體而言，如果引腳相關的幾何圖形存在且引腳所在位置方便將線引出，則使用相關的幾何圖形建立為引腳；如果引腳相關的幾何圖形存在但引腳所在位置不方便將線引出，則創建新的幾何圖形再建立為引腳；如果引腳相關的幾何圖形不存在，則創建新的幾何圖形再建立為引腳。1.2-3.參數化版圖區域的相關形狀；
1.3.—次或多次複製該版圖區域，生成若干個重複單元組成的陣列；
1.4.將所有重複單元連接而得到測試結構；
(2)可尋址編譯:將生成的測試結構擺放於可尋址測試晶片版圖中並且布線，生成基於可尋址方法的測試晶片版圖。參照圖2所示，步驟(I) 1.1中包括:
1.1.1.針對晶片版圖定義若干設計規則，包括不同層的幾何圖形的寬度、距離和邊界，如圖5所示；
1.1.2.定義通孔層以及設置連接關係；如圖6所示，定義通孔層為金屬層I和金屬層2的連接層；
1.1.3.設置所需測試位置的坐標；
1.1.4.在晶片版圖上選擇一個區域，這個區域的中心是所需測試位置的坐標；
1.1.5.根據設計規則，清除掉違反設計規則的幾何形狀。步驟1.1-2清除不相關的層，不同類型的測量位置移除的層也不同。如果要測試晶片中電晶體的導通電阻、關斷電流等性能參數，需要將電晶體作為包含所需測量位置的版圖區域，則需要清除第二層金屬層以上的層；。如果要測試版圖中是否存在金屬層的短路，則需要清除不需要的層，保留金屬層1、通孔層、以及金屬層2。圖3/圖4左邊均為清除前的圖，中間、右邊均為清除後的圖。步驟1.2.建立引腳，如圖3所示，電晶體有源端(S)，漏端(D)，柵極(G)，襯底(B)，則在對應的測量區域找到這些引腳對應的幾何圖形；如圖4所示，引腳相關的幾何圖形已經存在，然後移除不需要的金屬層通孔層的幾何圖形即可。步驟1.3中版圖區域經一次或多次複製，形成若干個重複單元的陣列。圖3中，中間為選取的版圖區域，也即一次複製擺放。圖4中，右邊為版圖區域經重複擺放形成了 2X2的陣列。步驟1.2-3參數化是指將版圖區域的幾何圖形的線寬、間距等設置為不同參數(變量)，從而將選取的版圖區域轉變為參數化的單元，然後可以對這些參數賦予一定數值，而將參數化的單元實例化。
步驟(2)可尋址編譯是將測試結構擺放於可尋址測試晶片版圖中並且布線，生成測試晶片版圖。可尋址編譯步驟採用已設計好的基於特定半導體生產工藝的可尋址編譯器的智慧財產權核，能夠對測試結構自動布局、布線，實現整個可尋址測試晶片的全局規劃，自動產生測試算法和測試方案。所述可尋址編譯器繼承了可尋址方法學的優點，減少了由於可尋址方法學導致的設計複雜度，縮短了設計周期。以上所述僅為本發明的較佳實施例，凡依據本發明申請專利範圍所做的均等變化與修飾，皆應屬於本發明的涵蓋範圍。在測試晶片版圖生成以後，交付由半導體生產廠商生產，等到測試晶片製造出來以後，由測試晶片測試機進行測試，再對測試結果進行數據分析，從而找出在晶片製造過程中影響不良率的關鍵因素。
權利要求
1.一種測試晶片版圖的生成方法，其特徵在於包括下述步驟:先選取目標版圖區域，選取後擺放一次或重複擺放多次成單元陣列，再將重複單元連接，最後將重複連接的單元作為測試結構擺放於可尋址測試晶片版圖中並且布線。
2.如權利要求1所述測試晶片版圖的生成方法，其特徵在於:將選取的版圖區域轉變為參數化的單元，然後選取不同的參數將參數化的單元實例化，再將實例化的測試結構擺放於可尋址測試晶片版圖中。
3.如權利要求1或2所述測試晶片版圖的生成方法，其特徵在於:所述的可尋址測試晶片採用基於可尋址編譯器的智慧財產權核。
4.如權利要求1所述的測試晶片版圖的生成方法，其特徵在於:所述的生成方法包括下述步驟: (O生成測試結構: 1.1.在晶片版圖中選取一 個包含所需測試位置的版圖區域； 1.2.建立引腳:在版圖區域查找引腳對應的區域和幾何圖形，根據查找的情況決定使用已有的幾何圖形建立為引腳，或者創建新的幾何圖形再建立為引腳； 1.3.多次複製該版圖區域，生成若干個重複單元組成的陣列； 1.4.將所有重複單元連接而得到測試結構； (2)將生成的測試結構擺放於可尋址測試晶片版圖中並且布線，生成基於可尋址方法的測試晶片版圖。
5.如權利要求4所述的測試晶片版圖的生成方法，其特徵在於:步驟(I)中1.2、1.3之間還包括:1.2-3.參數化版圖區域的相關形狀。
6.如權利要求4所述的測試晶片版圖的生成方法，其特徵在於:步驟(I)中1.1、1.2步驟之間還包括:1.1-2.清除不相關或不需要的版圖層。
7.如權利要求4所述的測試晶片版圖的生成方法，其特徵在於:步驟(I)1.1中包括: 1.1.1.針對產品晶片版圖定義若干設計規則，包括不同層的幾何圖形的寬度、距離和邊界； 1.1.2.定義通孔層以及設置連接關係； 1.1.3.設置所需測試位置的坐標； 1.1.4.在產品晶片版圖上選擇一個區域，這個區域的中心是所需測試位置的坐標； 1.1.5.根據設計規則，清除掉違反設計規則的幾何形狀。
8.如權利要求4所述的測試晶片版圖的生成方法，其特徵在於:所述的生成方法包括下述步驟: a.根據技術參數定義一個待測區域的大小； b.設置所需測試位置的坐標信息； c.從產品晶片版圖中選取包含每個測試位置的版圖區域； d.確定引腳位置作為測試接線位置； e.在引腳上面或下面一層的通孔層或接觸層上添加設置於引腳的通孔或接觸點； f.多次複製該版圖區域生成該版圖區域的重複模式，形成若干重複單元的陣列； g.連接所有重複單元而得到測試結構； h.將測試結構擺放到可尋址測試晶片版圖中，在上面或下面一層的導線層，將每個引腳的接觸點或通孔布線接入所對應的可尋址陣列終端。
9.如權利要求4所述的測試晶片版圖的生成方法，其特徵在於:所述的生成方法包括下述步驟: a.根據技術參數定義一個區域的大小； b.設置所需測試位置的坐標信息； c.從產品晶片版圖中選取包含每個測試位置的版圖區域，該版圖區域包括通孔層及其上下金屬層； d.用一個或以上上層通孔連接上層金屬層，並定義其為引腳； e.用一個或以上下層通孔連接下層金屬層，並定義其為引腳； f.多次複製版圖區域生成該區域的重複模式，形成若干重複單元的陣列； g.連接所有重複單元而得到測試結構； h.將測試結構擺放到可尋址測試晶片版圖中，在上層導線層上連接上層引腳到對應的可尋址陣列終端，在下層導線層上連接下層引腳到對應的可尋址陣列終端。
10.如權利要求3所述的測試晶片版圖的生成方法，其特徵在於:所述智慧財產權核的類型為大規模可尋址或劃片槽可尋址或`電晶體陣列。
全文摘要
本發明涉及一種測試晶片版圖的生成方法，包括下述步驟先選取目標版圖區域，選取後擺放一次或重複擺放多次成單元陣列，再將重複單元連接，最後將重複連接的單元作為測試結構擺放於可尋址測試晶片版圖中並且布線。本發明由於自動產生測試結構，自動布線，極大的縮短了測試晶片版圖的設計周期，極大的降低了測試晶片版圖的設計過程中的錯誤率，提高了測試精度；由於採用基於可尋址方法學的智慧財產權核，極大的提高了測試晶片的面積利用率，極大的降低了工藝測試成本。
文檔編號G06F17/50GK103150430SQ201310065810
公開日2013年6月12日 申請日期2013年3月1日 優先權日2013年3月1日
發明者劉得金, 鄭勇軍, 歐陽旭, 潘偉偉 申請人:杭州廣立微電子有限公司