功率mosfet及其形成方法
2023-05-04 01:05:26 2
功率mosfet及其形成方法
【專利摘要】提供一種功率金屬氧化物半導體場效應電晶體(MOSFET)及其形成方法。功率MOSFET可以包括第一漂移區，形成在柵電極一側處；和第二漂移區，位於柵電極下方、鄰近第一漂移區以及深度小於第一漂移區的深度，使得第一漂移區和第二漂移區一起形成階梯狀。第二漂移區的深度、柵極電介質的深度以及柵電極的深度的總和可以具有與第一漂移區的深度基本相同的值。使用柵電極作為注入掩模的一部分，可以同時形成第一漂移區和第二漂移區。
【專利說明】功率MOSFET及其形成方法
【技術領域】
[0001]本發明一般地涉及半導體【技術領域】，更具體地來說，涉及半導體器件及其形成方法。
【背景技術】
[0002]由於半導體器件的發明基於諸如雙極結型電晶體(BJT)的雙極技術，所以為了擴展它們的應用，已經作出了很大努力來增加這些器件的功率處理能力。金屬氧化物半導體場效應電晶體(MOSFET)是用於放大或切換電信號的電晶體。MOSFET是具有源極(S)、柵極(G)、漏極(D)以及體(body) (B)端子的四端子器件。儘管BJT曾經更加普通，但是MOSFET目前是數字和模擬電路中的最普通的電晶體。
[0003]隨著獲得重要性的CMOS技術和集成電路領域中的處理技術超越用於功率器件的雙極技術的發展，引入了功率M0SFET。現在可以利用CMOS技術的穩定發展來開發諸如功率MOSFET的改進的功率器件。與其雙極對應物相比，功率MOSFET可以具有良好性能。例如，η-溝道功率MOSFET通過電子轉移運行，其中，電子轉移本質上比BJT所依賴的結合的電子和空穴轉移更快。
[0004]與BJT功率器件相比，功率MOSFET因更好的切換速度而聞名，並且由於絕緣柵極，它們需要非常小的柵極驅動功率。功率MOSFET的主要缺陷是高導通電阻Rdsm和熱載流子注入(HCI)問題。需要改進關於高導通電阻和HCI問題的功率MOSFET性能的方法和裝置。
【發明內容】
[0005]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種功率金屬氧化物半導體場效應電晶體(MOSFET)，包括:襯底；第一區域，從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度；柵極電介質，位於所述第一區域上方並與所述第一區域接觸；柵電極，位於所述柵極電介質上方並且與所述柵極電介質接觸；第二區域，具有所述第一導電類型，並且在所述柵電極的第一側形成在所述第一區域內，所述第二區域具有第二雜質濃度；階梯式漂移區，具有與所述第一導電類型相反的第二導電類型、具有第三雜質濃度並位於所述第一區域內，所述階梯式漂移區包括第一部分和第二部分，所述第一部分形成在所述柵電極的第二側處，並且所述第二部分位於所述柵電極下方、鄰近所述第一部分並且其深度小於所述第一部分的深度；源極區，具有所述第二導電類型並且位於所述第二區域內；以及漏極區，具有所述第二導電類型並且位於所述階梯式漂移區的所述第一部分內。
[0006]在該功率MOSFET中，所述階梯式漂移區的第二部分的深度、所述柵極電介質的深度以及所述柵電極的深度的總和具有與所述階梯式漂移區的第一部分的深度基本相同的值。
[0007]在該功率MOSFET中，所述第二區域延伸到所述柵電極下方。
[0008]在該功率MOSFET中，所述柵極電介質包括氧化矽、氮化矽或高k介電材料。[0009]在該功率MOSFET中，所述柵電極包括摻雜多晶矽、金屬或金屬合金。
[0010]該功率MOSFET進一步包括:第三區域，在所述柵電極的第二側處位於所述第一區域內並且位於所述階梯式漂移區的第一部分之下，所述第三區域具有所述第二導電類型並具有第四雜質濃度。
[0011]該功率MOSFET進一步包括:所述第一導電類型的拾取區，位於所述第二區域內並且緊鄰所述源極區。
[0012]該功率MOSFET進一步包括:環繞所述柵極電介質和所述柵電極的第一邊緣的第一間隔件和環繞所述柵極電介質和所述柵電極的第二邊緣的第二間隔件。
[0013]該功率MOSFET進一步包括:鄰近所述第二區域的絕緣區和緊鄰所述階梯式漂移區的第一部分的另一個絕緣區，所述絕緣區和所述另一個絕緣區從所述襯底的所述頂面延伸到所述襯底中。
[0014]該功率MOSFET進一步包括:介電層，包括位於所述階梯式漂移區的第一部分上方並與所述階梯式漂移區的第一部分接觸的第一部分和位於所述柵電極上方並與所述柵電極接觸的第二部分；以及導電場板，位於所述介電層上方並與所述介電層接觸，所述場板包括位於所述介電層的第一部分上方並與所述介電層的第一部分接觸的第一部分和位於所述介電層的第二部分上方並與所述介電層的第二部分接觸的第二部分。
[0015]根據本發明的又一方面，提供了一種方法，包括:提供具有環繞第一區域的多個絕緣區的襯底，其中，所述第一區域從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度；在所述第一區域上方沉積柵極介電材料並使所述柵極介電材料與所述第一區域接觸；在所述柵極介電材料上方沉積柵電極材料並使所述柵電極材料與所述柵極介電材料接觸；去除所述柵極介電材料的第一部分和所述柵電極材料的第一部分，以暴露所述第一區域的第一部分；在所述第一區域的第一部分內形成第二區域，所述第二區域具有所述第一導電類型並具有第二雜質濃度；通過去除所述柵極介電材料的第二部分和所述柵電極材料的第二部分暴露所述第一區域的第二部分，在所述第一區域上方形成柵極電介質和柵電極；在所述第一區域的第二部分內形成第一漂移區，其中，所述第一漂移區具有與所述第一導電類型相反的第二導電類型，並且所述第一漂移區具有第三雜質濃度；在所述第一區域內形成第二漂移區，其中，所述第二漂移區具有所述第二導電類型並且具有所述第三雜質濃度，所述第二漂移區位於所述柵電極下方、鄰近所述第一漂移區、其深度小於所述第一漂移區的深度，並且所述第一漂移區和所述第二漂移區一起形成階梯狀；在所述第二區域內形成所述第二導電類型的源極區；以及在所述第一漂移區內形成所述第二導電類型的漏極區。
[0016]在該方法中，形成所述第一漂移區和形成所述第二漂移區同時進行，並且所述第二漂移區的深度、所述柵極電介質的深度以及所述柵電極的深度的總和具有與所述第一漂移區的深度基本相同的值。
[0017]該方法進一步包括:在所述第一區域上方沉積所述柵極介電材料之前，在所述第一區域內形成第三區域，其中，所述第三區域具有所述第二導電類型並且具有第四雜質濃度。
[0018]該方法進一步包括:在所述第二區域內並且緊鄰所述源極區形成所述第一導電類型的拾取區。[0019]該方法進一步包括:形成介電層，所述介電層包括位於所述第一漂移區上方並與所述第一漂移區接觸的第一部分和位於所述柵電極上方並與所述柵電極接觸的第二部分；以及形成位於所述介電層上方並與所述介電層接觸的導電場板，所述場板包括位於所述介電層的第一部分上方並與所述介電層的第一部分接觸的第一部分以及位於所述介電層的第二部分上方並與所述介電層的第二部分接觸的第二部分。
[0020]根據本發明的又一方面，提供了 一種功率金屬氧化物半導體場效應電晶體(M0SFET)，包括:襯底；第一區域，從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度；柵極電介質，位於所述第一區域上方並與所述第一區域接觸；柵電極，位於所述柵極電介質上方並與所述柵極電介質接觸；第二區域，在所述柵電極的第一側處位於所述第一區域內，所述第二區域具有所述第一導電類型並具有第二雜質濃度；第三區域，在所述柵電極的第二側處位於所述第一區域內，所述第三區域具有與所述第一導電類型相反的第二導電類型並具有第三雜質濃度；階梯式漂移區，具有所述第二導電類型、具有第四雜質濃度並且位於所述第一區域內，所述階梯式漂移區包括第一部分和第二部分，所述第一部分形成在所述第三區域上方，並且第二部分位於所述柵電極下方、鄰近所述第一部分並且其深度小於所述第一部分的深度；源極區，具有所述第二導電類型並位於所述第二區域內；以及漏極區，具有所述第二導電類型並位於所述階梯式漂移區的第一部分內。
[0021]該功率MOSFET進一步包括:拾取區，具有所述第一導電類型、位於所述第二區域內並且緊鄰所述源極區。
[0022]該功率MOSFET進一步包括:環繞所述柵極電介質和所述柵電極的第一邊緣的第一間隔件和環繞所述柵極電介質和所述柵電極的第二邊緣的第二間隔件。
[0023]該功率MOSFET進一步包括:介電層，包括位於所述階梯式漂移區的第一部分上方並與所述階梯式漂移區的第一部分接觸的第一部分和位於所述柵電極上方並與所述柵電極接觸的第二部分；以及導電場板，位於所述介電層上方並與所述介電層接觸，所述場板包括位於所述介電層的第一部分上方並與所述介電層的第一部分接觸的第一部分和位於所述介電層的第二部分上方並與所述介電層的第二部分接觸的第二部分。
[0024]在該功率MOSFET中，所述第二區域延伸到所述柵電極下方。
【專利附圖】
【附圖說明】
[0025]為了更完整地理解本發明及其優點，現在將結合附圖所進行的以下說明書作為參考，其中:
[0026]圖1(a)和圖1(b)在截面圖中示出根據一些實施例的功率MOSFET ;以及
[0027]圖2(a)至圖2(i)在截面圖中示出根據一些實施例的製造功率MOSFET的工藝。
[0028]除非另外指定，否則不同圖中的相應數字和符號通常是指相應部件。繪製附圖以清楚地示出多種實施例的相關方面，並且沒有必要按比例繪製附圖。
【具體實施方式】
[0029]以下詳細地論述本發明的實施例的製造和使用。然而，應該想到，實施例提供了許多可以在各種具體環境中實現的可應用的發明概念。所論述的具體實施例是示意性的，並且沒有限制本發明的範圍。
[0030]根據多種示例性實施例提供功率金屬氧化物半導體場效應電晶體(MOSFET)及其形成方法。示出形成功率MOSFET的中間階段。功率MOSFET可以包括在柵電極的一側所形成的第一區域內的第一漂移區，其中，第一區域為第一導電類型，而第一漂移區為與第一導電類型相反的第二導電類型。功率MOSFET還可以包括第二導電類型的第二漂移區，其中，第二漂移區在第一區域內並且位於柵電極下方，第二漂移區緊鄰第一漂移區，該第二漂移區的深度小於第一漂移區的深度，使得第一漂移區和第二漂移區一起形成階梯狀。使用柵電極作為注入掩模的一部分，可以同時形成第一漂移區和第二漂移區。第二漂移區的深度、柵極電介質的深度、以及柵電極的深度的總和可以具有與第一漂移區的深度基本相同的值。功率MOSEFT的兩個漂移區可以減小高導通電阻Rdsm，減小器件電容，並且進一步改進HCI能力，同時由於鄰近矽表面的較淺電流，第一漂移區單獨經受更強的熱載流子可靠性問題。
[0031]應該理解，當元件或層被稱為「位於另一個元件或層上」、「連接至」或「耦合至」另一個元件或層時,從而元件或層可以直接位於另一個元件或層上或連接或稱合至另一個元件或層，或者可以存在中間元件或層。相反，當元件被稱為「直接位於另一個元件或層上」、「直接連接至」或「直接耦合至」另一個元件或層時，則不存在中間元件或層。
[0032]應該理解，雖然本文中可以使用術語第一、第二、第三等來描述多種元件、組件、區域、層和/或部分，但是不應該通過這些術語來限制這些元件、組件、區域、層和/或部分。這些術語僅用於區分一個元件、組件、區域、層或部分與另一個區域、層或部分。因此，以下論述的第一元件、組件、區域、層或部分可以被稱為第二元件、組件、區域、層或部分，而不背離本發明思想的教導。
[0033]諸如「下方」、「之下」、「下部」、「上方」、「上部」等的空間相對位置的術語等可以本文中用於描述方便，以描述如圖所示的一個元件或部件與另一個元件或部件的關係。應該理解，除了附圖所示的定向之外，空間相對位置的術語旨在包括使用或操作的器件的不同定向。例如，如果附圖中的器件被翻轉，則被描述為在其他元件或部件「之下」或「下方」的元件然後被定向為在其他元件或特徵「上方」。從而，示例性術語「上方」或「之下」可以包括上方和之下的定向。裝置可以以其他方式進行定向(旋轉90度或以其他定向)並且相應地解釋本文中所使用的空間相對位置的描述符。
[0034]本文中所使用的術語僅用於描述特定示例性實施例的目的，並且不用於限制本發明思想。如本文中所使用的，除非文本以其他方式清楚地指出，否則單數形式「一(a)」、「一個(an)」和「所述(the)」也旨在包括複數形式。應該進一步理解，術語「包括(comprises)」和/或「包括的(comprising) 」 (當在該說明書中使用時)指出存在所述特徵、整數、操作、元件和/或組件，但是不排除一個或多個其他特徵、整數、步驟、操作、元件、組件和/或組的存在或添加。
[0035]在整個說明書中，提及「一個實施例」或「一實施例」是指，在至少一個實施例中包括結合多個實施例所述的特定特徵、結構或特性。因此，在整個說明書中，在多個位置處的短語「在一個實施例中」或「在一實施例中」的出現不必須均涉及相同實施例。而且，可以在一個或多個實施例中以任何合適方式結合特定特徵、結構或特性。應該理解，沒有按比例繪製以下附圖；而是，這些附圖僅用於說明。[0036]圖1(a)和圖1(b)在截面圖中示出根據一些實施例的功率M0SFET100。可以用於形成功率M0SFET100的半導體製造工藝包括光刻，溼和幹蝕刻，等離子體蝕刻，灰化，化學汽相沉積，等離子體汽相沉積，等離子體增強化學汽相沉積，無電鍍和電鍍，矽化，包括熱氧化的氧化物沉積，正矽酸乙酯(TEOS)、旋塗玻璃和其他氧化物和氮化物沉積，諸如化學機械平坦化(CMP)的平坦化工藝，使用溝槽或局部矽氧化(LOCOS)形成絕緣區等。
[0037]在圖1(a)和圖1(b)中，示出半導體襯底20的一部分。半導體襯底20可以是p型摻雜襯底或者η型摻雜襯底，從而表示半導體襯底20可以用η型或P型雜質摻雜。半導體襯底20可以由矽、砷化鎵、矽鍺、矽碳、或在半導體器件工藝中使用的其他已知半導體材料。雖然在本文中所提供用於解釋的示意性實例中，使用半導體襯底，但是在其他可選實施例中，可以使用外延生長的半導體材料，或者可以使用絕緣體上矽(SOI)層作為襯底20。
[0038]眾所周知，摻雜雜質可以被注入到半導體材料中，以形成P型或η型材料。根據摻雜劑的濃度，P型材料可以被進一步分類為P++、P+、P、P-、P—類型材料。如果材料被規定為P型材料，則該材料摻雜有P型雜質，並且可以是P++、P+、P、P-、P—類型材料中的任一種。類似地,η型材料可以被進一步分類為η++、η+、η、η-、η—類型材料。如果材料被規定為η型材料，則該材料被摻雜有η型雜質，並且可以是η++、η+、η、η-、η—類型材料中的任一種。例如，用於P型材料的摻雜劑原子包括硼。在η型材料中，例如，摻雜劑原子包括磷、砷以及銻。可以通過離子注入工藝進行摻雜。當與光刻工藝結合時，在其他區域被掩蔽的同時可以通過將原子注入到暴露區域中在所選區域中實施摻雜。而且，熱驅動或退火循環可以被用於使用熱擴散來擴展或延伸先前摻雜的區域。作為選擇，半導體材料的一些外延沉積允許在外延工藝期間進行原位摻雜。眾所周知，可以通過諸如薄氧化物層的特定材料進行注入。
[0039]用於阱區的摻雜濃度量和所述的擴散可以隨著所使用的工藝和特定設計而改變。P型材料或η型材料的摻雜濃度可以在1Ε14原子/立方釐米(atoms/cm3)至1E22原子/立方釐米的範圍內，例如，濃度大於約lE18/cm3的p+/n+材料。可以使用濃度的一些其他範圍，諸如，摻雜濃度小於1E14原子/立方釐米的n—/p—材料、摻雜濃度在1E14原子/立方釐米至1E16原子/立方釐米的範圍內的n-/p-材料、摻雜濃度在1E16原子/立方釐米至1E18原子/立方釐米的範圍內的n/p材料、摻雜濃度在1E18原子/立方釐米至1E20原子/立方釐米的範圍內的n+/p+材料以及摻雜濃度大於1E20原子/立方釐米的n++/p++材料。可以使用濃度的更多可選範圍，諸如摻雜濃度的範圍大約為IO15?IO1Vcm3的η—/P—材料和摻雜濃度比η—/ρ—材料的濃度高5?100倍的η-/ρ-材料。
[0040]如圖1 (a)和圖1 (b)所示，功率M0SFET100包括半導體襯底20。絕緣區30被形成為從襯底20的頂面延伸到襯底20中。絕緣區30可以是淺溝槽隔離(STI)區，因此下文中被稱為STI區30，但是它們還可以是諸如場氧化區的其他類型的絕緣區。場氧化區可以包括矽的熱氧化物，可以通過矽襯底20的局部氧化形成該矽的熱氧化物。
[0041]通過經由絕緣膜將諸如P型的第一導電類型的雜質的離子注入半導體襯底20中，然後熱擴散所注入的離子來形成第一導電類型的第一區域26。第一區域26的雜質濃度可以在IO1Vcm3和約IO1Vcm3之間，但是可以使用更高或更低的濃度。存在在第一區域26下方所形成的η+掩埋層(NBL)，(未被示出)。第一區域從襯底20的頂面延伸到半導體襯底20中。[0042]柵極電介質32可以形成在第一區域26的表面上並且與第一區域26的表面接觸，而柵電極34形成在柵極電介質32上並且與柵極電介質32接觸。在一些實施例中，柵極電介質32可以包括氧化矽、氮化矽、高-k介電材料、它們的多層或它們的組合。柵電極34可以包括諸如摻雜多晶娃、金屬、金屬合金等的導電材料。可以環繞柵極電介質32和柵電極34的第一邊緣404形成第一間隔件44，而可以環繞柵極電介質32和柵電極34的另一個邊緣形成第二間隔件44。
[0043]諸如P型的第一導電類型的第二區域38形成在第一區域26內，並且通過STI30與其他器件隔離。在柵電極34的第一側形成第二區域38，而在柵電極34的第二側形成漂移區401。在一些示例性實施例中，第二區域38的P型雜質濃度高於第一區域26的雜質濃度。例如，第二區域38的P型雜質濃度可以介於約IOlfVcm3和約IO1Vcm3之間，但是可以採用更高或更低的雜質濃度。注入可以傾斜，使得第二區域38直接延伸到柵電極34的下面。
[0044]諸如η型的第二導電類型的第三區域24可以形成在第一區域26內，並且通過STI30與其他器件隔離。例如，可以通過將η型雜質注入到第一區域26中來形成第三區域24。在一些示例性實施例中，第三區域24的η型雜質濃度介於約IOlfVcm3和約1018/cm3之間，但是可以採用更高或更低的雜質濃度。第三區域24是任選的。圖1(b)所示的功率MOSFET100的實施例沒有第三區域24。
[0045]在柵電極34的第二側處形成諸如η型的第二導電類型的第一漂移區401，如果存在第三區域24，則第一漂移區401緊鄰第三區域24。第一漂移區401從襯底20的頂面延伸到襯底20中。第一漂移區401的邊緣402與柵電極34的邊緣404基本對準。然而，在一些實施例中，摻雜的第一漂移區401可以向外擴散，而不完全可能與柵電極34的邊緣404對準。第一漂移區401的η型雜質濃度可以介於約IO1Vcm3和約IO1Vcm3之間，但是可以採用更高或更低的雜質濃度。在一些示例性實施例中，第一漂移區401的深度tl可以介於約0.02 μ m和約I μ m之間。
[0046]第二漂移區402可以形成在第一區域26內，位於柵電極304下方，並且鄰近第一漂移區401，第二漂移區402的深度小於第一漂移區401的深度，使得第一漂移區401和第二漂移區403 —起形成階梯狀。第二漂移區403可以具有與第一漂移區401的雜質濃度類似的第二導電類型的雜質濃度。然而，在一些其他實施例中，第二漂移區403的第二導電類型的雜質濃度可以不同於第一漂移區401的雜質濃度。在一些實施例中，第二漂移區403的深度t2、柵極電介質32的深度以及柵電極34的深度的總和具有與第一漂移區401的深度tl基本相同的值。可以同時形成第一漂移區401和第二漂移區403。然而，在一些其他實施例中，第二漂移區403的深度、柵極電介質32的深度以及柵電極34的深度的總和可以具有與第一漂移區401的深度不同的值，並且可以在不同時間點處形成第一漂移區401和第二漂移區403。可選地，第一漂移區401和第二漂移區403可以被看作階梯式漂移區，階梯式漂移區為諸如η型的第二導電類型，並且具有第三雜質濃度。階梯式漂移區形成在第一區域內。階梯式漂移區包括為第一漂移區401的第一部分以及為第二漂移區403的第二部分。
[0047]第二導電類型的源極區48可以形成在第二區域38內。第二導電類型的漏極區50可以形成在第一漂移區401內。源極區48可以具有源極接觸件64。漏極區50可以具有漏極接觸件62。通過將諸如η型的第二導電類型的雜質的離子分別注入到第一漂移區401和第二區域38來形成源極區48和漏極區50。例如，可以通過將諸如磷的η型摻雜劑注入到約I X IO1Vcm3和約2Χ IO2Vcm3之間的濃度來形成源極區48和漏極區50。可選地，也可以使用諸如砷、銻或它們的組合的其他η型摻雜劑。另外，如圖1(b)所示，第一導電類型的任選拾取區46也形成在第二區域38中。例如，可以通過將諸如硼、銦等的P型摻雜劑注入到介於約IX IO1Vcm3和約2 X IO2Vcm3之間的濃度來形成拾取區46。
[0048]如圖1(a)所不,介電層56和場板58可以形成在襯底20的表面上，以覆蓋第一漂移區401的一部分和柵電極34的一部分。介電層56和場板58是任選的，並且在圖1 (b)中沒有不出介電層56和場板58。介電層56可以包括氧化娃、氮化娃、氮氧化娃、高-k介電材料、它們的組合或它們的多層。介電層56的厚度可以介於約IOOA和約2500A之間，但是可以使用不同厚度。可以基於相應的功率M0SFET100的期望擊穿電壓來選擇介電層56的厚度。較高擊穿電壓要求較大厚度，而較低擊穿電壓要求較小厚度。介電層56可以是基本共形層，其中，介電層56在第一漂移區401上的水平部分的厚度基本等於介電層56在柵極間隔件44的側壁上的垂直部分的厚度和介電層56在柵電極34上的厚度。而且，介電層56可以包括位於柵電極34上方並且與柵電極34對準的第一部分以及在第一漂移區401上方並且與第一漂移區401對準的第二部分。第一部分的頂面可以高於介電層56的第二部分的頂面。介電層56的第一部分的底面可以與柵電極34的頂面物理接觸。介電層56的第二部分的底面可以與第一漂移區401的頂面物理接觸。
[0049]場板58可以包括諸如多晶娃、金屬、金屬娃化物等的導電材料。場板58包括位於第一漂移區401的一部分上方並且與第一漂移區401的一部分對準的第一部分以及位於柵電極34的一部分上方並且與柵電極34的一部分對準的第二部分。其中，第一部分的頂面可以高於第二部分的頂面。可以形成接觸塞66以通向場板48。
[0050]圖1 (a)和圖1 (b)所示的功率M0SFET100是η型功率M0SFET。根據可選實施例，可以形成P型功率M0SFET。除了區域26、24、38、401、403、48和50等的導電類型與使用類似參考標號所表示的類似組件的導電類型相反之外，P型功率MOSFET的結構可以類似於圖1(a)和圖1(b)所示的結構。
[0051]圖2(a)至圖2(i)在截面圖中示出根據一些實施例製造功率MOSFET的工藝。所得到的功率MOSFET可以是圖1(a)所示的功率M0SFET。可選方法可以被用於製造圖1(a)所示的功率MOSFET或功率MOSFET的可選實施例。
[0052]如圖2(a)所示，提供襯底20。任選η+掩埋層(NBL)(未被示出)可以形成在襯底20的一部分中。可以為淺溝槽隔離(STI)區的多個絕緣區30被形成為從襯底20的頂面延伸到襯底20中。第一區域26被形成為從襯底20的頂面延伸到襯底20中，其中，第一區域26為具有第一雜質濃度的諸如P型的第一導電類型。第一區域26被多個STI區域30環繞。具有第四雜質濃度的諸如η型的第二導電類型的第三區域24可以形成在第一區域26內，並且通過STI30與其他器件分離。例如，可以通過將η型雜質注入到第一區域26中來形成第三區域24。第三區域24是任選區域。而且，可以沉積為氧化矽、氮化矽、高_k介電材料的柵極介電材料32以覆蓋襯底20的表面並且與襯底20的表面接觸。可以將為摻雜的多晶娃、金屬、金屬合金等的柵電極材料34沉積在柵極介電材料32上方並且與柵極介電材料32接觸。
[0053]如圖2 (b)所示，使用光刻膠材料101以覆蓋柵極介電材料32和柵電極材料34的一部分來圖案化柵極介電材料32和柵電極材料34。柵極介電材料32和柵電極材料34未被光刻膠材料101覆蓋的部分可以被蝕刻掉，使得第一區域26的第一部分被暴露，以用於
進一步處理。
[0054]如圖2 (C)所示，然後，實施注入，以摻雜第一區域26的被暴露的第一部分，使得第二區域38緊鄰STI區域30形成在第一區域26的第一部分內。在一些示例性實施例中，第二區域38的P型雜質濃度高於第一區域26的雜質濃度。注入可以被傾斜，使得第二區域38直接在柵電極34下方延伸。還可以通過其他方法來形成第二區域38。
[0055]如圖2(d)所示，在形成第二區域38之後，使用置於柵極介電材料32和柵電極材料34上的光刻膠材料來實施第二圖案化。柵極介電材料32和柵電極材料34未被光刻膠材料覆蓋的一部分可以被蝕刻掉，以形成所生成的柵極電介質32和柵電極34。然後，可以去除光刻膠材料，而保留圖2(d)所示的結構，其中，柵極電介質32和柵電極34可以形成在第一區域26的表面上方，以暴露第一區域26的第二部分。
[0056]如圖2(e)所示，實施注入，以形成具有第三雜質濃度可以為η型的第二導電類型的漂移區401和403。為了形成漂移區401和403，可以形成光刻膠材料(未示出)，以覆蓋進行不注入的第二區域38和其他區域。在形成漂移區401和403之後，去除光刻膠材料。第一漂移區401從襯底20的頂面延伸到襯底20中。在一些示例性實施例中，第一漂移區401的深度tl在約0.02 μ m和約I μ m之間。可以使用柵電極34作為注入掩模來實施第一漂移區401的注入。第二漂移區403形成在第一區域26內，位於柵電極34下方，並且緊鄰第一漂移區401。可以同時進行第一漂移區401和第二漂移區403的注入和形成。第二漂移區403的深度t2、柵極電介質的深度以及柵電極的深度的總和具有與第一漂移區401的深度tl基本相同的值。可選地，可以在不同時間點處形成第一漂移區401和第二漂移區403。
[0057]如圖2(f)所示，第一間隔件44形成在柵極電介質32和柵電極34的第一邊緣404周圍，並且第二間隔件44形成在柵極電介質32和柵電極34的第二邊緣周圍。第一間隔件44可以位於第一漂移區401上方。第二間隔件可以位於第二區域38上方。
[0058]如圖2(g)所示，源極區48形成在第二區域38內。源極區48為第二導電類型。第二導電類型的漏極區50形成在第一漂移區401內。第一導電類型的拾取區46可以形成在第二區域38內並且緊鄰源極區48。例如，可以通過將諸如磷的η型摻雜劑注入到介於約IXlO1Vcm3和約2 X IO2Vcm3之間的濃度來形成源極區48和漏極區50。例如，可以通過將諸如硼、銦等的P型摻雜劑注入到介於約IX IO1Vcm3和約2Χ IO2Vcm3之間的濃度來形成拾取區46。
[0059]如圖2(h)所示，可以形成介電層56和場板58以覆蓋第二區域38、第一漂移區401、源極區48、漏極區50、柵電極34以及柵極間隔件44的表面。介電層56可以包括氧化矽、氮化矽、氮氧化矽、高_k介電材料、它們的組合或它們的多層。場板58包括諸如多晶矽、金屬、金屬娃化物等的導電材料。介電層56和場板58是任選的，並且在一些其他實施例中可以不存在介電層56和場板58。
[0060]如圖2(i)所示，介電層56和場板58的一部分可以被蝕刻掉，以保留覆蓋第一漂移區401的一部分和柵電極34的一部分的結構。所生成的介電層56包括位於第一漂移區401的頂面上方並且與第一漂移區401的頂面接觸的第一部分和位於柵電極34的頂面上方並且與柵電極34的頂面接觸的第二部分。類似地，位於介電層56上方的場板58還包括位於介電層56的第一部分上方的第一部分和位於介電層56的第二部分的頂面上方並且與介電層56的第二部分的頂面接觸的第二部分。
[0061]在圖2(a)至圖2(i)所示的工藝僅是示意性的而不是限制性的。可以存在工藝步驟的其他變型例，並且工藝步驟可以以不同順序執行。可以在圖2(a)至圖2(i)所示的工藝之後，進行其他工藝步驟。例如，可以形成接觸塞以通向場板48。源極區48可以具有源極接觸件。漏極區50可以具有漏極接觸件。
[0062]根據實施例，可以形成功率M0SFET。功率MOSFET可以包括襯底。第一區域可以從襯底的頂面延伸到襯底中，其中，第一區域為具有第一雜質濃度的第一導電類型。柵極電介質可以形成在第一區域上方並且與第一區域接觸。柵電極可以形成在柵極電介質上方並且與柵極電介質接觸。第一導電類型的第二區域可以在柵電極的第一側形成在第一區域內，其中，第二區域具有第二雜質濃度。第一漂移區可以在柵電極的第二側形成在第一區域內，其中，第一漂移區為與第一導電類型相反的第二導電類型，第一漂移區具有第三雜質濃度。第二漂移區可以形成在第一區域內並且位於柵電極下方，其中，第二漂移區為第二導電類型並且具有第三雜質濃度，第二漂移區鄰近第一漂移區，第二漂移區的深度小於第一漂移區的深度，使得第一漂移區和第二漂移區一起形成階梯狀。而且，第二導電類型的源極區可以形成在第二區域內，而第二導電類型的漏極區可以形成在第一漂移區內。
[0063]根據實施例，可以形成功率M0SEFT。功率MOSFET可以包括襯底。功率MOSFET可以包括從襯底的頂面延伸到襯底中的第一區域，其中，第一區域為具有第一雜質濃度的第一導電類型。功率MOSFET可以包括位於第一區域上方並且與第一區域接觸的柵極電介質和位於柵極電介質上方並且與柵極電介質接觸的柵電極。功率MOSFET可以包括在柵電極的第一側位於第一區域內的第二區域，其中，第二區域為第一導電類型，並且具有第二雜質濃度。功率MOSFET可以包括在柵電極的第二側位於第一區域內的第三區域，其中，第三區域為與第一導電類型相反的第二導電類型，並且具有第三雜質濃度。功率MOSFET可以包括位於第一區域內和第三區域上方的第一漂移區，其中，第一漂移區為第二導電類型，第一漂移區具有第四雜質濃度。功率MOSFET可以包括為第二導電類型並且具有第三雜質濃度的第二漂移區，其中，第二漂移區位於柵電極下方並且緊鄰第一漂移區，第二漂移區的深度、柵極電介質的深度以及柵電極的深度的總和具有與第一漂移區的深度基本相同的值。功率MOSFET可以進一步包括第二區域內的第二導電類型的源極區以及第一漂移區內的第二導電類型的漏極區。
[0064]根據實施例，提供一種用於製造功率MOSFET的方法。該方法可以包括:提供具有環繞第一區域的多個絕緣區的襯底，其中，第一區域從襯底的頂面延伸到襯底中，第一區域為具有第一雜質濃度的第一導電類型。該方法可以包括:在第一區域上方沉積柵極介電材料並且使其柵極介電材料與第一區域接觸，並且在柵極介電材料上方沉積柵電極材料並且使柵電極材料與柵極介電材料接觸。該方法可以包括:去除柵極介電材料的第一部分和柵電極材料的第一部分，以暴露第一區域的第一部分。該方法可以包括:在第一區域的第一部分內形成第二區域，其中，第二區域為第一導電類型並且具有第二雜質濃度。該方法可以包括:通過去除柵極介電材料的第二部分和柵電極材料的第二部分以暴露第一區域的第二部分，在第一區域上方形成柵極電介質和柵電極。該方法可以包括:在第一區域的第二部分內形成第一漂移區，其中，第一漂移區為與第一導電類型相反的第二導電類型，第一漂移區具有第三雜質濃度。該方法可以包括:在第一區域內形成第二漂移區，其中，第二漂移區位於柵電極下方並且鄰近第一漂移區，第二漂移區為第二導電類型並且具有第三雜質濃度。而且，該方法可以包括:在第二區域內形成第二導電類型的源極區並且在第一漂移區內形成第二導電類型的漏極區。
[0065]功率MOSFET可以包括在柵電極的一側處形成的第一漂移區和位於柵電極下方的鄰近第一漂移區的第二漂移區。使用柵電極作為注入掩模的一部分，可以同時形成第一漂移區和第二漂移區。第二漂移區的深度可以比第一漂移區的深度更淺。功率MOSFET的兩個漂移區可以減小高導通電阻Rdsm，減小器件電容，並且進一步改進HCI能力，同時由於鄰近矽表面的較淺電流，第一漂移區可以單獨經受更強的熱載流子可靠性問題。
[0066]雖然已經詳細地描述了實施例及其優點，但是應該理解，可以在不背離由所附權利要求限定的實施例的精神和範圍的情況下，在本文中進行多種改變、替換和更改。而且，本申請的範圍不旨在限於工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。由於本領域普通技術人員根據本公開可以很容易地想到，目前存在的或者隨後開發的執行與這裡所述的相應實施例基本相同的功能或者完成與這裡所述的相應實施例基本相同的結果的工藝、機器、製造、材料組分、裝置、方法和步驟根據本發明可以被使用。因此，所附權利要求旨在在它們的範圍內包括這種工藝、機器、製造、材料組分、裝置、方法或步驟。另外，每個權利要求均構成獨立實施例，並且多個權利要求和實施例的結合在本發明的範圍內。
【權利要求】
1.一種功率金屬氧化物半導體場效應電晶體(MOSFET)，包括: 襯底； 第一區域，從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度； 柵極電介質，位於所述第一區域上方並與所述第一區域接觸； 柵電極，位於所述柵極電介質上方並且與所述柵極電介質接觸； 第二區域，具有所述第一導電類型，並且在所述柵電極的第一側形成在所述第一區域內，所述第二區域具有第二雜質濃度； 階梯式漂移區，具有與所述第一導電類型相反的第二導電類型、具有第三雜質濃度並位於所述第一區域內，所述階梯式漂移區包括第一部分和第二部分，所述第一部分形成在所述柵電極的第二側處，並且所述第二部分位於所述柵電極下方、鄰近所述第一部分並且其深度小於所述第一部分的深度； 源極區，具有所述第二導電類型並且位於所述第二區域內；以及 漏極區，具有所述第二導電類型並且位於所述階梯式漂移區的所述第一部分內。
2.根據權利要求1所述的功率M0SFET，其中，所述階梯式漂移區的第二部分的深度、所述柵極電介質的深度以 及所述柵電極的深度的總和具有與所述階梯式漂移區的第一部分的深度基本相同的值。
3.根據權利要求1所述的功率M0SFET，其中，所述第二區域延伸到所述柵電極下方。
4.根據權利要求1所述的功率M0SFET，其中，所述柵極電介質包括氧化矽、氮化矽或高k介電材料。
5.根據權利要求1所述的功率M0SFET，其中，所述柵電極包括摻雜多晶矽、金屬或金屬I=1-Wl O
6.根據權利要求1所述的功率M0SFET，進一步包括:第三區域，在所述柵電極的第二側處位於所述第一區域內並且位於所述階梯式漂移區的第一部分之下，所述第三區域具有所述第二導電類型並具有第四雜質濃度。
7.根據權利要求1所述的功率M0SFET，進一步包括:所述第一導電類型的拾取區，位於所述第二區域內並且緊鄰所述源極區。
8.根據權利要求1所述的功率M0SFET，進一步包括:環繞所述柵極電介質和所述柵電極的第一邊緣的第一間隔件和環繞所述柵極電介質和所述柵電極的第二邊緣的第二間隔件。
9.一種方法，包括: 提供具有環繞第一區域的多個絕緣區的襯底，其中，所述第一區域從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度； 在所述第一區域上方沉積柵極介電材料並使所述柵極介電材料與所述第一區域接觸； 在所述柵極介電材料上方沉積柵電極材料並使所述柵電極材料與所述柵極介電材料接觸； 去除所述柵極介電材料的第一部分和所述柵電極材料的第一部分，以暴露所述第一區域的第一部分；在所述第一區域的第一部分內形成第二區域，所述第二區域具有所述第一導電類型並具有第二雜質濃度； 通過去除所述柵極介電材料的第二部分和所述柵電極材料的第二部分暴露所述第一區域的第二部分，在所述第一區域上方形成柵極電介質和柵電極； 在所述第一區域的第二部分內形成第一漂移區，其中，所述第一漂移區具有與所述第一導電類型相反的第二導電類型，並且所述第一漂移區具有第三雜質濃度； 在所述第一區域內形成第二漂移區，其中，所述第二漂移區具有所述第二導電類型並且具有所述第三雜質濃度，所述第二漂移區位於所述柵電極下方、鄰近所述第一漂移區、其深度小於所述第一漂移區的深度，並且所述第一漂移區和所述第二漂移區一起形成階梯狀； 在所述第二區域內形成所述第二導電類型的源極區；以及 在所述第一漂移區內形成所述第二導電類型的漏極區。
10.一種功率金屬氧化物半導體場效應電晶體(MOSFET)，包括: 襯底； 第一區域，從所述襯底的頂面延伸到所述襯底中，所述第一區域具有第一導電類型並具有第一雜質濃度； 柵極電介質，位於所述第一區域上方並與所述第一區域接觸； 柵電極，位於所述柵極電介質上方並與所述柵極電介質接觸； 第二區域，在所述柵電極的第一側處位於所述第一區域內，所述第二區域具有所述第一導電類型並具有第二雜質濃度； 第三區域，在所述柵電極的第二側處位於所述第一區域內，所述第三區域具有與所述第一導電類型相反的第二導電類型並具有第三雜質濃度； 階梯式漂移區，具有所述第二導電類型、具有第四雜質濃度並且位於所述第一區域內，所述階梯式漂移區包括第一部分和第二部分，所述第一部分形成在所述第三區域上方，並且第二部分位於所述柵電極下方、鄰近所述第一部分並且其深度小於所述第一部分的深度； 源極區，具有所述第二導電類型並位於所述第二區域內；以及 漏極區，具有所述第二導電類型並位於所述階梯式漂移區的第一部分內。
【文檔編號】H01L29/423GK103928514SQ201310084295
【公開日】2014年7月16日 申請日期:2013年3月15日 優先權日:2013年1月11日
【發明者】朱馥鈺, 鄭志昌, 林東陽, 柳瑞興 申請人:臺灣積體電路製造股份有限公司