記憶體的讀取操作控制方法
2023-05-03 10:16:21 2
專利名稱：記憶體的讀取操作控制方法
技術領域：
本發明涉及一種記憶體(memory,即存儲介質，存儲器，內存，以下均稱 為記憶體)的讀取操作控制方法，特別是涉及一種能增加數據讀取正確率的 記憶體的讀取操作控制方法。
背景技術：
動態隨才幾存取i己憶體(Dynamic Random Access Memory; DRAM)具有j氐 成本及大容量的特性，因此許多電子系統產品都採用其當作記憶體解決方 案，更是電子系統產品不可或缺的零組件之一。就應用別來看，DRAM目 前仍以信息產品為最主要應用，如桌上型計算機、筆記型計算機、DRAM 升級模塊、伺服器及工作站等。在通訊系統或計算機系統中，可利用循環冗餘檢查(cyclic redundancy check, CRC)來提高對DRAM的錯誤檢查能力。在數據傳輸或數據儲存後， CRC可用於檢查在數據傳輸過程中是否發生錯誤。在數據傳輸過程中，收/ 發雙方都需要進行CRC運算，然後由某一方比對雙方所算出的CRC結果， 即可得知所接收到的數據是否有錯誤。當欲使用CRC來提高記憶體的數據讀取正確率時，需先確認數據已備 妥(ready)，才能進行CRC運算。如果在數據尚未備妥前，就開始對此筆數 據進行CRC運算，則會得到錯誤的CRC運算結果。此外，在DRAM中，某些數據總線可能會被共享。在連續讀取數據時， 如果不對CRC的運算時機進行控制，容易發生數據衝突。尤其是CRC運 算時間較長時，若CRC運算尚未完成但下一筆數據已送到，則容易發生錯 誤。更甚者，如果能預估出CRC運算的完成時機，則可在CRC運算完成 並經由此數據總線送出後，儘快釋放出數據總線的使用權。如此，可更加 快DRAM的讀取速度。故而，較好能有一種DRAM的讀取操作控制方法，以改善習知技術的 缺點並提供其它優點。發明內容本發明提供一種DRAM的讀取操作控制方法，其能精準模擬/預估出數 據(即資料，以下均稱為數據)何時備妥。本發明提供一種DRAM的讀取操作控制方法，其更能精準模擬/預估出5CRC運算何時完成。
本發明提供一種DRAM的讀取操作控制方法，其更能避免在讀取過程 中的數據衝突。
本發明提供一種DRAM的讀取操作控制方法，其更能避免輸出錯誤的 CRC運算結果。
本發明提供一種DRAM的讀取操作控制方法，其更能增加讀取速度。
本發明的範例提出一種記憶體操作控制方法，包括解碼一讀取指令 為一內部地址(即位址，以下均稱為地址)讀取信號；解碼一輸入地址信號為 一內部地址信號；糹艮據該內部地址讀取信號與該內部地址信號，從該記憶 體內讀出一數據；模擬該讀出數據成為備妥狀態所需的數據傳輸，以指示 該讀出數據是否備妥；當該數據傳輸模擬結果指示該讀出數據已備妥，對 該讀出數據進行錯誤檢查，以檢查該讀出數據是否正確；模擬該錯誤檢查 的運算時間，以指示該錯誤檢查是否完成；以及當該錯誤模擬結果指示該 錯誤檢查已完成，送出該錯誤檢查結果至該記憶體外部。
此外，本發明的另一範例更提供一種記憶體操作控制方法，包括解 碼一讀取指令為一內部地址讀取信號；解碼一輸入地址信號為一內部地址 信號；根據該內部地址讀取信號與該內部地址信號，從該記憶體內的一數 據儲存部份讀出一數據；將該讀出數據送至該記憶體內的一錯誤檢查單元， 以檢查該讀出數據是否正確；模擬該錯誤檢查單元的運算時間，以指示該 錯誤檢查是否完成；以及當該錯誤模擬顯示該錯誤檢查已完成，送出該錯 誤檢查單元所產生的該錯誤檢查結果至該記憶體外部。
更甚者，本發明的又一範例提供一種記憶體操作控制方法。該記憶體 至少包括一記憶體單元陣列， 一數據暫存器與一錯誤檢查單元。該方法包 括接收並解碼一讀取指令為一內部地址讀取信號；接收並解碼一輸入地 址信號為一內部地址信號；根據該內部地址讀取信號與該內部地址信號， 從該記憶體單元陣列讀出數據；將該讀出數據送出至該記憶體外部；模擬 該數據從該記憶體單元陣列讀出至到達該數據暫存器間的數據傳輸，以產 生一數據備妥信號；根據該數據備妥信號，將該讀出數據從該數據暫存器 送至該錯誤檢查單元；由該錯誤檢查單元對該讀出數據進行錯誤檢查，以 產生一錯誤檢查碼；模擬該錯誤檢查單元的錯誤檢查運算時間，以輸出一 錯誤檢查備妥信號；以及根據該錯誤檢查備妥信號，送出該錯誤檢查單元 所產生的該錯誤;險查碼至該記憶體外部。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配 合所附圖式，作詳細說明如下。
圖1顯示根據本發明一實施例的記憶體讀取控制的示意圖 圖2顯示本實施例所模擬的讀取所需時間的示意圖。
102:暫存器
104:晶片外驅動校準電路
106: 1/0緩沖器
108:讀取時序模擬器
110:數據總線
112:列解碼器
22:次級感應放大器
101:記憶體庫 103:先入先出暫存器 105: CRC運算單元 107:解碼器 109: CRC時序模擬器 111:解碼器 21:記憶體單元陣列 23:數據總線
具體實施例方式
請參考圖1,其顯示根據本發明一實施例的記憶體讀取控制的示意圖。 記憶體庫(memory bank)101通過數據總線(即匯流排，以下均稱為總線)110 而耦接至暫存器102與先入先出暫存器(FIFO)103。 CRC運算單元105耦接 至暫存器102與I/O緩衝器106。晶片外驅動校準電路(off-chip driver, OCD)104耦接至先入先出暫存器103。解碼器107耦接至讀取時序模擬器 (read timer) 108。CRC時序模擬器(CRC timer) 109耦接至讀取時序模擬器108 與1/0緩衝器106。解碼器111耦接至列解碼器(columndecoder)112。
從記憶體庫101所讀出的數據會通過數據總線110而送至暫存器102 與先入先出暫存器103。
暫存器102用於暫存所讀出數據，以讓後續的CRC運算單元105能對 所讀出的數據進行CRC運算。
先入先出暫存器103也是用於暫存所讀出數據，以讓所讀出的數據能 送至記憶體外部。從先入先出暫存器103所送出的數據會經過晶片外驅動 校準電路104來調整其操作電壓。
在DDR(Double Data Rate) II DRAM中，晶片外驅動校準電路可針對 DRAM的輸出入緩沖器(1/0 buffer)的工作電壓做校正，增加工作電壓的一 致性，以提高信號品質。針對DRAM跟其它元件之間的距離長短來調整其 驅動電壓位準；若線路較長，則須要較高的驅動電壓，反之亦然。OCD的 操作包括設定I/0緩衝器的電阻來調整其驅動電壓，補償上拉/下拉電阻； 通過將數據偏移量(skew)降到最低來改進訊號完整性；控制過衝 (over-shooting)和下衝(under-shooting)來改進訊號品質；通過I/O緩衝器的電 壓校準可以修正不同DRAM供應商之間的製程差異。經過晶片外驅動校準 電路104校準，數據便可經由1/0緩沖器而輸出至記憶體晶片外部。
CRC運算單元105針對所讀出的數據進行CRC運算。CRC運算單元105可能包括多級的邏輯閘(比如，互斥或邏輯閘EXOR)。比如，當讀出的 數據包括128位元時，CRC運算單元105可能包括7級的互斥或邏輯閘， 但每級所包括的互斥或邏輯閘數量可能未必相同。
1/0緩沖器106接收由CRC運算單元105所算出的CRC運算結果以及 由CRC時序模擬器109所產生的CRC備妥信號CRC—RDY。 CRC備妥信 號CRC一RDY會控制1/0緩衝器106是否可輸出CRC運算結果。在本實施 例中當CRC備妥信號CRC—RDY出現時，代表CRC運算單元105應該已 完成CRC運算並得到正確的CRC運算結果。如此，1/O緩衝器106才可送 出CRC運算結果。
解碼器107可將讀取指令R一CMD解碼成內部CAS(column address strobe,列地址選通)信號CASi。內部CAS信號CASi的出現代表開始對記 憶體單元陣列進行數據的讀取。解碼器111也可將所接收到的地址信號 ADD解碼成內部地址信號INT—ADD。
讀取時序模擬器108會根據解碼器107所產生的內部CAS信號CASi 而產生一數據讀取備妥信號RCAS。讀取時序模擬器108用於模擬從記憶體 晶片接收讀取指令R一CMD到記憶體晶片真正將數據輸出之間所需的時間 或所經過的信號路徑。藉由讀取時序模擬器108的時序模擬，便可確保在 進行CRC運算時，是針對所需數據在進行CRC運算，而不會對前一筆數 據進行CRC運算。此外，如果模擬結果十分逼近真實的讀取所需時間的話， 更可縮短數據讀出至開始進行CRC運算間的時間，以增加記憶體操作速度。 也就是，在確保數據為所需的情況下，讓CRC運算儘早開始，以增加記憶 體操作速度。
讀取時序模擬器108所模擬的對象至少為(l)記憶體單元陣列；(2)次 級感應放大器；以及(3)次級感應放大器與暫存器102之間的數據傳輸路徑 (亦即金屬線)。當然，讀取時序模擬器108所模擬的對象需視記憶體內部架 構而定，在此只是舉例說明。在本實施例，讀取時序模擬器108的實施方 式可能有數種。
讀取時序模擬器108的一種可能實施架構包括(l)簡單的記憶體單元 陣列模擬電路，其模擬記憶體單元陣列內的數據傳輸路徑；(2)筒單的次級 感應放大器4莫擬電路，其模擬次級感應放大器內的數據傳輸路徑；以及(3) 模擬金屬線，其模擬次級感應放大器與暫存器102之間的數據傳輸路徑(金 屬線)。為使模擬更加準確，例如(3)模擬金屬線的長度等於次級感應放大器 與暫存器102之間的金屬線長度；且這兩條金屬線的布局分式可以不同。 比如，次級感應放大器與暫存器102之間的金屬線的布局可能為直線式， 但(3)模擬金屬線的布局可為迂迴式。當然，如果記憶體單元陣列、次級感 應放大器；以及次級感應放大器與暫存器102之間的金屬線的架構/布局改變的話，則讀取時序模擬器108的架構/布局也需隨之改變。
記憶體單元陣列、次級感應放大器、以及次級感應放大器與暫存器102 之間的金屬線的電氣特性可能因為製程的漂移而略有改變。通過這種模擬 方式，如果製程有所漂移，則讀取時序模擬器108所模擬出的結果也會隨 之漂移。亦即，如果製程漂移使得上述被模擬電路的電氣特性加快(或變慢) 的話，所所模擬出的結果也會隨之加快(或變慢)。
讀取時序模擬器108的另一種可能實施架構包括多個延遲單元。這些 延遲單元的總延遲時間量(比如為數個時脈周期)可確保數據已從記憶體單 元陣列讀出並已被送至暫存器102。不過，如果時脈愈來愈高頻，需注意總 延遲時間量是否足夠涵蓋真正的數據讀取時間。在此架構下，可將數據讀 取備妥信號RCAS視為內部CAS信號CASi的延遲信號。
CRC時序模擬器109用於模擬CRC運算單元105的CRC運算時間。 CRC時序模擬器109會根據數據讀取備妥信號RCAS而產生CRC備妥信號 CRC_RDY。 CRC備妥信號CRC—RDY的出現代表CRC運算單元105已完 成CRC運算。在本實施例中，CRC時序模擬器109的可能實施架構也有數 種。CRC時序模擬器109的一種可能實施架構有關於CRC運算單元105的 架構。比如，如上述，當CRC運算單元105包括7級的的互斥或邏輯閘時， CRC時序模擬器109可能包括7個串接的互斥或邏輯閘。如此一來，CRC 運算單元105的輸出入信號間的時間延遲量(代表真正的CRC運算所需時 間)可儘量相等於CRC時序模擬器109輸出入信號間的時間延遲量(代表所 模擬出的CRC運算時間)。
CRC時序模擬器109的另一種可能實施架構則包括多個延遲單元。這 些延遲單元的總延遲時間量(比如為數個時脈周期)需確保CRC運算單元 105已完成CRC運算。不過，如果時脈愈來愈高頻，需注意總延遲時間量 是否足夠涵蓋真正的CRC運算時間。在此架構下，可將CRC備妥信號 CRC—RDY視為數據讀取備妥信號RCAS的延遲信號。
列解碼器112會將內部CAS信號CASi(由解碼器107所解出)與內部地 址信號INT一ADD(由解碼器111所解出)解碼成列選擇線信號CSL(Column Select Line)。列選擇線信號CSL包括n條的CSU CSLn，各分別送至記憶 體庫101之一，以代表那一個記憶體庫101要被打開並送出數據。
此外，可利用如接收器(receiver)等來接收外部讀取信號(當成讀取指令 R一CMD)與外部地址信號(當成地址信號ADD)。
請參考圖2，其顯示本實施例所模擬的讀取所需時間的示意圖。如圖2 所示，記憶體單元陣列21耦接至次級感應放大器(SSA, Second Sense Amplifier)22。次級感應放大器22通過數據總線23而耦接至暫存器102。暫存器102耦接至CRC運算單元105。
當記憶體單元陣列21的某一列被打開後，數據D經過次級感應放大器
22、數據總線23而送至暫存器102。在本實施例中，讀取時序模擬器108
所模擬的讀取時間便是數據從記憶體單元陣列送出(亦即，列被打開)，通過
次級感應放大器22與數據總線23,而到達暫存器102的傳輸時間。 在此，數據總線23可能是長金屬線(比如長達1000 |im的金屬線)。 本實施例除了可應用於單一讀取指令外，也可適用於連續的讀取指令。 綜上所述，在本發明實施例中，通過模擬讀取所需時間，可預估出數
據何時由記憶體單元陣列讀至數據暫存器，如此可避免用錯誤(或非所需)
的數據於CRC運算中。
此外，通過模擬CRC運算所需時間，可避免在CRC運算尚未完成時
就將CRC運算結果送出，提高CRC輸出時間點的正確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所
屬技術領域中具有通常知識，在不脫離本發明的精神和範圍內，當可作些
許的更動與潤飾，因此本發明的保護範圍當視權利要求書所界定的範圍為準。
權利要求
1、一種記憶體的讀取操作控制方法，其特徵在於其包括解碼一讀取指令為一內部地址讀取信號；解碼一地址信號為一內部地址信號；根據該內部地址讀取信號與該內部地址信號，從該記憶體讀出一數據；模擬該讀出數據成為備妥狀態所需的一數據傳輸，以指示該讀出數據是否備妥；當該數據傳輸模擬結果指示該讀出數據已備妥，對該讀出數據進行一錯誤檢查，以檢查該讀出數據是否正確；模擬該錯誤檢查的運算時間，以指示該錯誤檢查是否完成；以及當該錯誤檢查模擬結果指示該錯誤檢查已完成時，送出該錯誤檢查結果至該記憶體外部。
2、 根據權利要求1所述的記憶體的讀取操作控制方法，其特徵在於所 述的數據傳輸模擬步驟包括模擬該數據乂人該記憶體內的一數據儲存部^f分讀出至送到該記憶體內的 一數據暫存器間的一數據傳輸路徑。
3、 根據權利要求1所述的記憶體的讀取操作控制方法，其特徵在於所 述的數據傳輸模擬步驟包括延遲該內部地址讀取信號；以及藉由延遲後的該內部地址讀取信號，指示該讀出數據已備妥。
4、 根據權利要求1所述的記憶體的讀取操作控，方法，其特徵在於所 述的模擬該錯誤檢查的該運算時間的該步驟包括'模擬該記憶體內的用於執行該錯誤檢查的一錯誤檢查單元的電路架構。
5、 根據權利要求1所述的記憶體的讀取操作控制方法，其特徵在於所 述的模擬該錯誤檢查的該運算時間的該步驟包括延遲用於指示該讀出數據已備妥的該數據傳輸^t擬結果；以及 藉由延遲後的該數據傳輸模擬結果，指示該錯誤檢查已完成。
6、 根據權利要求1所述的記憶體的讀取操作控制方法，其特徵在於， 其中根據該內部地址讀取信號與該內部地址信號，從該記憶體讀出該數據 的該步驟包括將該內部地址讀取信號與該內部地址信號解碼成一列選擇線信號；以及根據該列選擇線信號，從該記憶體讀出該數據。
7、 一種記憶體的讀取操作控制方法，其特徵在於其包括解碼一讀取指令為 一 內部地址讀取信號； 解碼一地址信號為一內部地址信號；根據該內部地址讀取信號與該內部地址信號，從該記憶體內的一數據 儲存部份讀出一數據；將該讀出數據送至該記憶體內的一錯誤4全查單元，以檢查該讀出數據 是否正確；模擬該錯誤檢查單元的運算時間，以指示該錯誤檢查是否完成；以及 當該錯誤檢查模擬顯示該錯誤檢查已完成，送出該錯誤檢查單元所產 生的該錯誤檢查結果至該記憶體外部。
8、 根據權利要求7所述的記憶體的讀取操作控制方法，其特徵在於， 其中模擬該錯誤檢查單元的該運算時間的該步驟包括模擬該錯誤檢查單元的電路架構。
9、 根據權利要求7所述的記憶體的讀取操作控制方法，其特徵在於， 其中模擬該錯誤;險查單元的該運算時間的該步驟包括延遲用於指示該讀出數據已備妥的該數據傳輸模擬結果；以及 藉由延遲後的該數據傳輸模擬結果，指示該錯誤檢查已完成。
10、 根據權利要求7所述的記憶體的讀取操作控制方法，其特徵在於， 其中根據該內部地址讀取信號與該內部地址信號，從該記憶體的該數據儲 存部份讀出該數據的該步驟包括將該內部地址讀取信號與該內部地址信號解碼成一列選擇線信號；以及根據該列選擇線信號，從該記憶體讀出該數據。
11、 一種記憶體的讀取操作控制方法，該記憶體至少包括一記憶體單 元陣列， 一數據暫存器與一錯誤檢查單元，其特徵在於，該方法包括接收並解碼一讀取指令為一內部地址讀取信號； 解碼 一地址信號為 一 內部地址信號；才艮據該內部地址讀取信號與該內部地址信號，從該記憶體單元陣列讀 出一數據；將該讀出數據送出至該記憶體外部；模擬該數據從該記憶體單元陣列讀出至到達該數據暫存器間的數據傳 輸，以產生一數據備妥信號；根據該數據備妥信號，將該讀出數據從該數據暫存器送至該錯誤檢查 單元；由該錯誤檢查單元對該讀出數據進行錯誤檢查，以產生一錯誤檢查碼； 模擬該錯誤檢查單元的錯誤檢查運算時間，以輸出一錯誤檢查備妥信 號；以及根據該錯誤檢查備妥信號，送出該錯誤檢查單元所產生的該錯誤 檢查碼至該記憶體外部。
12、 根據權利要求11所述的記憶體的讀取操作控制方法，其特徵在於， 其中該記憶體更包括 一次級感應放大器，以及介於該次級感應放大器與 該數據暫存器間的一數據總線；該數據傳輸模擬步驟包括^t擬該讀出#:據>^人該記憶體單元陣列送出，通過該次級感應》欠大 器與該數據總線而到達該數據暫存器的傳輸路徑。
13、 根據權利要求11所述的記憶體的讀取操作控制方法，其特徵在於， 其中該數據傳輸模擬步驟包括延遲該內部地址讀取信號；以及藉由延遲後的該內部地址讀取信號，指示該讀出數據已備妥。
14、 根據權利要求11所述的記憶體的讀取操作控制方法，其特徵在於， 其中模擬該錯誤檢查單元的該錯誤檢查運算時間的該步驟包括模擬該錯誤檢查單元的電路架構。
15、 根據權利要求11所述的記憶體的讀取操作控制方法，其特徵在於， 其中模擬該錯誤檢查單元的該錯誤檢查運算時間的該步驟包括延遲該數據備妥信號；以及藉由延遲後的該數據備妥信號，指示該錯誤檢查運算已完成。
16、 根據權利要求11所述的記憶體的讀取操作控制方法，其特徵在於， 其中根據該內部地址讀取信號與該內部地址信號，從該記憶體單元陣列讀 出該數據的該步驟包括將該內部地址讀取信號與該內部地址信號解碼成一列選擇線信號；以及根據該列選擇線信號，從該記憶單元陣列讀出數據。
全文摘要
本發明是關於一種記憶體的讀取操作控制方法，將所接收到的讀取指令與地址信號分別解碼為內部地址讀取信號與內部地址信號，以從記憶體內的數據儲存部分讀出數據。接著，模擬所讀出的數據成為備妥狀態所需的時間或所傳輸的路徑。當模擬結果指示數據已備妥時，對所讀出的數據進行錯誤檢查。模擬此錯誤檢查所需的時間。當模擬結果指示該錯誤檢查已完成，將錯誤檢查結果送出該記憶體外部。
文檔編號G11C11/4078GK101295537SQ20071010172
公開日2008年10月29日 申請日期2007年4月24日 優先權日2007年4月24日
發明者劉維理 申請人:南亞科技股份有限公司