一種選擇性刻蝕製備全隔離混合晶向soi的方法
2023-05-03 12:50:26 3
專利名稱：一種選擇性刻蝕製備全隔離混合晶向soi的方法
技術領域：
本發明涉及一種半導體器件襯底的製備方法，尤其涉及一種採用選擇性刻蝕技術製備全隔離混合晶向SOI的方法，屬於半導體器件製造領域。
背景技術：
互補金屬氧化物半導體(CMOS,Complementary Metal Oxide Semiconductor)器件是將N溝道金屬氧化物半導體電晶體(NMOS)與P溝道金屬氧化物半導體電晶體 (PMOS)集成在同一塊襯底上的半導體器件。隨著CMOS技術的不斷發展，如何控制器件穩定性、提高器件性能已成為器件尺寸不斷縮小所面臨的日益嚴重的挑戰。SOI (Silicon OnInsulator)是指絕緣體上矽技術，由於SOI技術減小了源漏的寄生電容，SOI電路的速度相對傳統體矽電路的速度有顯著的提高，同時SOI還具有短溝道效應小，很好的抗閉鎖性，工藝簡單等一系列優點，因此SOI技術已逐漸成為製造高速、低功耗、高集成度和高可靠超大規模矽集成電路的主流技術。SOI通常由以下三層構成薄的單晶矽頂層，在其上形成集成電路；相當薄的埋層氧化層(BOX, buried oxide),即絕緣二氧化娃中間層；非常厚的體型襯底矽襯底層，其主要作用是為上面的兩層提供機械支撐。由於SOI結構中氧化層把其上的矽膜層與體型襯底矽襯底層分隔開來，因此大面積的p-n結將被介電隔離(dielectricisolation)取代。源極(source region)和漏極(drain region)向下延伸至埋層氧化層，有效減少了漏電流和結電容。此外，在Si材料中，空穴遷移率在(110)晶面Si襯底中與傳統的(100)晶面Si襯底相比增加一倍以上；而電子遷移率在(100)晶面Si襯底中是最高的。當前CMOS集成電路的NMOS和PMOS都製作在(100)晶面的矽襯底上，由於(100)晶面Si襯底具有最高的電子遷移率，比其空穴遷移率約高2-4倍，這就需要設計較大柵寬的PMOS以平衡NMOSjf以得到更高性能的CMOS器件與電路。為了充分利用載流子遷移率依賴於Si表面晶向的優勢，IBM公司的Yang等人開發出一種採用混合晶體取向Si襯底製造CMOS電路的新技術。YangM, leong M, Shi L 等人於 2003 年在〈〈Digest of Technical Paper of InternationalElectron DevicesMeeting))雜誌上發表的文章((High performance CMOS fabricated onhybrid substrate withdifferent crystal orientations》中介紹了他們的技術。其通過鍵合和選擇性外延技術，NMOS器件製作在具有埋層氧化層的(100)晶面Si表面上，而PMOS器件製作在(110)晶面Si上，使PMOS器件性能取得極大提高。當Itjff = IOOnA/μ m，(110)襯底上的PMOS器件驅動電流提高了 45%。其缺點是製作在外延層上的PMOS器件沒有埋層氧化層將其與襯底隔離，因而器件性能還是受到影響。美國專利號為US2007/0281446A1的專利文獻公開了一種混合晶向SOI襯底的製作方法，通過刻蝕溝槽暴露底層矽，採用橫向外延選擇性工藝從底層矽外延出與原(100)頂層矽不同晶向的(110)矽材料，從而得到具有混合晶向的SOI襯底，該方法製作工藝複雜，其(110)矽材料是通過底層矽直接外延得至IJ。然而，隨著器件的特徵尺寸進一步縮小，普通矽材料較低的空穴遷移率將成為提高器件性能的瓶頸之一。
為了進一步提升CMOS集成電路的性能，本發明將提出一種採用選擇性刻蝕技術製備全隔離混合晶向SOI的方法，在實現混合晶向SOI襯底的同時提供應變矽材料，可分別為NMOS及PMOS提供更高遷移率的襯底。
發明內容
本發明要解決的技術問題在於提供一種採用選擇性刻蝕技術製備全隔離混合晶向SOI的方法，以及基於該方法的CMOS集成電路製備方法。為了解決上述技術問題，本發明採用如下技術方案—種選擇性刻蝕製備全隔離混合晶向SOI的方法，包括以下步驟步驟一、提供一片SOI襯底，所述SOI襯底包括第一晶向的底層矽、位於所述底層 矽之上的絕緣埋層以及位於所述絕緣埋層之上的第二晶向的頂層矽；步驟二、在所述SOI襯底上形成第一硬掩膜，再刻蝕出窗口，所述窗口使部分底層娃暴露，然後在所述窗口的四周側壁形成側牆隔尚結構；步驟三、在形成有側牆隔離結構的窗口內外延第一晶向的SiGe層，然後在所述SiGe層上繼續外延第一晶向的頂層矽，並使該第一晶向的頂層矽外延延伸出窗口並覆蓋第一硬掩膜的表面；步驟四、從所述窗口相對兩側的位置上方向下刻蝕，形成溝槽，去除部分第一晶向的頂層矽和所述窗口的部分側牆隔離結構，露出部分底層矽，然後採用選擇性腐蝕工藝通過該溝槽去除所述SiGe層，使窗口內的第一晶向的頂層矽下方懸空；步驟五、通過所述溝槽填充絕緣材料，在窗口內的第一晶向的頂層矽下方形成第二絕緣埋層，然後進行化學機械拋光至第一硬掩膜表面停止，以去除第一硬掩膜之上多餘的絕緣材料和第一晶向的頂層矽；步驟六、去除在窗口內第一晶向的頂層矽四周剩餘的側牆隔離結構和絕緣材料，並在所述第一晶向的頂層矽四周製作淺溝槽隔離結構，最終得到全隔離混合晶向SOI襯。作為本發明的優選方案，所述第一晶向是指(110)晶向，所述第二晶向是指(100)晶向；所述第一晶向是指(100)晶向，所述第二晶向是指(110)晶向。作為本發明的優選方案，步驟五通過化學氣相沉積的方法在窗口內的第一晶向的頂層矽下方填充絕緣材料形成第二絕緣埋層。作為本發明的優選方案，步驟五通過兩步化學機械拋光工藝，先去除第一硬掩膜之上多餘的絕緣材料，並通過溼法腐蝕使絕緣材料低於第一晶向的頂層矽高度，再去除第一硬掩膜之上多餘的部分第一晶向的頂層矽。作為本發明的優選方案，步驟六先去除所述第一硬掩膜，再製作第二硬掩膜覆蓋SOI襯底表面，然後通過刻蝕去除在窗口內第一晶向的頂層矽四周剩餘的側牆隔離結構和絕緣材料，在窗口內第一晶向的頂層矽四周製作淺溝槽隔離結構，並通過熱磷酸腐蝕去除第二硬掩膜，最終得到全隔離混合晶向SOI襯底。作為本發明的優選方案，所述第一晶向頂層矽可以是具有第一晶向的應變矽或非應變矽，取決於外延生長的厚度，其外延至第一硬掩膜之上的矽層部分可以是單晶矽、多晶矽或非晶矽。
一種基於全隔離混合晶向SOI襯底的CMOS集成電路的製備方法，包括以下步驟步驟一、提供一片SOI襯底，所述SOI襯底包括第一晶向的底層矽、位於所述底層矽之上的絕緣埋層以及位於所述絕緣埋層之上的第二晶向的頂層矽； 步驟二、在所述SOI襯底上形成第一硬掩膜，再刻蝕出窗口，所述窗口使部分底層娃暴露，然後在所述窗口的四周側壁形成側牆隔尚結構；步驟三、在形成有側牆隔離結構的窗口內外延第一晶向的SiGe層，然後在所述SiGe層上繼續外延第一晶向的頂層矽，並使該第一晶向的頂層矽外延延伸出窗口並覆蓋第一硬掩膜的表面；步驟四、從所述窗口相對兩側的位置上方向下刻蝕，形成溝槽，去除部分第一晶向的頂層矽和所述窗口的部分側牆隔離結構，露出部分底層矽，然後採用選擇性腐蝕工藝通過該溝槽去除所述SiGe層，使窗口內的第一晶向的頂層矽下方懸空；
步驟五、通過所述溝槽填充絕緣材料，在窗口內的第一晶向的頂層矽下方形成第二絕緣埋層，然後進行化學機械拋光至第一硬掩膜表面停止，以去除第一硬掩膜之上多餘的絕緣材料和第一晶向的頂層矽；步驟六、去除在窗口內第一晶向的頂層矽四周剩餘的側牆隔離結構和絕緣材料，並在所述第一晶向的頂層矽四周製作淺溝槽隔離結構，最終得到全隔離混合晶向SOI襯底；步驟七、在所得全隔離混合晶向SOI襯底的第一晶向的頂層矽上製作第一導電型MOS器件；在所得全隔離混合晶向SOI襯底的第二晶向的頂層矽上製作第二導電型MOS器件。作為本發明的優選方案，所述第一晶向為(110)晶向則所述第一導電型MOS器件為PMOS器件；所述第二晶向為(100)晶向則所述第二導電型MOS器件為NMOS器件。作為本發明的優選方案，所述第一晶向為(100)晶向則所述第一導電型MOS器件為NMOS器件，所述第二晶向為(110)晶向則所述第二導電型MOS器件為PMOS器件。本發明的有益效果在於本發明提出的選擇性刻蝕製備全隔離混合晶向SOI襯底的方法，採用SiGe層作為第一晶向外延的虛擬襯底層，從而可以形成第一晶向的應變娃；米用從窗口直接外延覆蓋至第一硬掩膜表面的Si作為連接窗口內第一晶向的應變娃與窗口外頂層娃的支撐，從而可去除第一晶向應變矽下方的SiGe層，填充絕緣材料形成絕緣埋層，且還可以防止頂層矽有應變存在時的應變弛豫。該方法形成的頂層矽和絕緣埋層厚度均勻、可控，窗口內形成的應變娃與窗口外的頂層娃具有不同晶向，可分別為NMOS及PMOS提供更聞的遷移率，從而提升了 CMOS集成電路的性能。
圖1-12為本發明實施例一中選擇性刻蝕製備全隔離混合晶向SOI襯底方法的流程示意圖；其中，圖5b是沿圖5a中A-A』方向的剖視圖；圖6b是沿圖6a中A-A』方向的剖視圖；圖7b是沿圖7a中A-A』方向的剖視圖^8b是沿圖8a中A-A』方向的剖視圖；圖％是沿圖9a中A-A』方向的剖視圖；圖IOb是沿圖IOa中A-A』方向的剖視圖；圖13為本發明實施例二中CMOS集成電路製備的示意圖。
具體實施例方式下面結合附圖進一步說明本發明的具體實施步驟，為了示出的方便附圖並未按照比例繪製。實施例一參閱圖1-12，本發明提出的選擇性刻蝕製備全隔離混合晶向SOI襯底的方法，具體實施步驟如下步驟一、如圖I所不,提供一片SOI襯底,所述SOI襯底包括第一晶向的底層娃
10、位於所述底層矽10之上的絕緣埋層20以及位於所述絕緣埋層20之上的第二晶向的頂層矽30 ;所述SOI襯底即混合晶向的SOI襯底，其中所述第一晶向和第二晶向可以分別為(110)晶向和(100)晶向，或者(100)晶向和(110)晶向，在本實施例中，第一晶向優選為(110)晶向；第二晶向優選為(100)晶向。 步驟二、如圖2-3所示，在所述SOI襯底上形成第一硬掩膜40，第一硬掩膜40優先選用氮化娃，然後刻蝕出窗口，所述窗口使部分底層娃10暴露,然後在所述窗口的四周側牆形成側牆隔離結構50，其材料優選二氧化矽或氮化矽。步驟三、如圖4所示，在形成有側牆隔離結構50的窗口內外延第一晶向的SiGe層60,然後在所述SiGe層60上繼續外延第一晶向的頂層娃70,並使該第一晶向的頂層娃70外延延伸出窗口並覆蓋第一硬掩膜40的表面。步驟四、如圖5a和圖5b所示，從所述窗口相對兩側的位置上方向下刻蝕，形成溝槽，去除部分第一晶向的頂層矽70和所述窗口的部分側牆隔離結構50，露出部分底層矽10 ;然後如圖6a和圖6b所示，採用選擇性腐蝕工藝通過該溝槽去除所述SiGe層60，使窗口內的第一晶向的頂層娃70下方懸空。而窗口內的第一晶向的頂層娃通過未被刻蝕的延伸出窗口的矽材料支撐。步驟五、如圖7a和圖7b所示，通過化學氣相沉積等方法，經由所述溝槽填充絕緣材料，在窗口內的第一晶向的頂層矽70下方和溝槽處形成第二絕緣埋層80，然後如圖8a和圖Sb所示，進行化學機械拋光(CMP)至第一晶向的頂層矽70表面停止，並通過溼法腐蝕使絕緣材料低於第一晶向頂層矽70高度，以去除第一硬掩膜40之上多餘的絕緣材料，再如圖9a和圖9b所示，進行化學機械拋光至第一硬掩膜40表面停止，以去除第一硬掩膜40之上多餘的部分第一晶向的頂層娃70。步驟六、如圖IOa和圖IOb所示，用熱磷酸腐蝕先去除所述第一硬掩膜40，再製作第二硬掩膜90覆蓋SOI襯底表面，然後如圖11和圖12所示，通過刻蝕去除在窗口內第一晶向的頂層矽70四周剩餘的側牆隔離結構50和絕緣材料，形成淺溝槽STI，並通過高密度等離子沉積(HDP)的方法在所述淺溝槽內沉積絕緣材料100』，最後通過化學機械拋光去除第二硬掩膜90之上的絕緣材料100』，並通過熱磷酸腐蝕去除第二硬掩膜90，在窗口內第一晶向的頂層矽70四周得到淺溝槽隔離結構100，最終得到全隔離混合晶向SOI襯底。實施例二在實施例一的基礎上，製備基於上述全隔離混合晶向SOI襯底的CMOS集成電路，包括以下步驟如圖13所示，在所得全隔離混合晶向SOI襯底的第一晶向的頂層矽70上製作第一導電型MOS器件；在所得全隔離混合晶向SOI襯底的第二晶向的頂層矽30上製作第二導電型MOS器件。其中，所述第一晶向優選為(110)晶向則所述第一導電型MOS器件為PMOS器件；所述第二晶向優選為(100)晶向則所述第二導電型MOS器件為NMOS器件。而當第一晶向為(100)晶向時則所述第一導電型MOS器件應為NMOS器件，當第二晶向為(110)晶向時則所述第二導電型MOS器件應為PMOS器件，這樣能分別為NMOS及PMOS提供更高的遷移率，從而提升CMOS集成電路的性能。上述實施例僅列示性說明本發明的原理及功效，而非用於限制本發明。任何熟悉此項技術的人員均可在不違背本發明的精神及範圍下，對上述實施例進行修改。因此，本發
明的權利保護範圍，應如權利要求書所列。
權利要求
1.一種選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於，包括以下步驟 步驟一、提供一片SOI襯底,所述SOI襯底包括第一晶向的底層娃、位於所述底層娃之上的絕緣埋層以及位於所述絕緣埋層之上的第二晶向的頂層矽； 步驟二、在所述SOI襯底上形成第一硬掩膜，再刻蝕出窗口，所述窗口使部分底層矽暴露，然後在所述窗口的四周側壁形成側牆隔離結構； 步驟三、在形成有側牆隔離結構的窗口內外延第一晶向的SiGe層，然後在所述SiGe層上繼續外延第一晶向的頂層矽，並使該第一晶向的頂層矽外延延伸出窗口並覆蓋第一硬掩膜的表面； 步驟四、從所述窗口相對兩側的位置上方向下刻蝕，形成溝槽，去除部分第一晶向的頂層矽和所述窗口的部分側牆隔離結構，露出部分底層矽，然後採用選擇性腐蝕工藝通過該溝槽去除所述SiGe層，使窗口內的第一晶向的頂層矽下方懸空； 步驟五、通過所述溝槽填充絕緣材料，在窗口內的第一晶向的頂層矽下方和溝槽處形成第二絕緣埋層，然後進行化學機械拋光至第一硬掩膜表面停止，以去除第一硬掩膜之上多餘的絕緣材料和第一晶向的頂層矽； 步驟六、去除在窗口內第一晶向的頂層矽四周剩餘的側牆隔離結構和絕緣材料，並在所述第一晶向的頂層矽四周製作淺溝槽隔離結構，最終得到全隔離混合晶向SOI襯底。
2.根據權利要求I所述的選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於所述第一晶向是指(110)晶向，所述第二晶向是指(100)晶向；或所述第一晶向是指(100)晶向，所述第二晶向是指(110)晶向。
3.根據權利要求I所述的選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於步驟五通過化學氣相沉積的方法在窗口內的第一晶向的頂層矽下方填充絕緣材料形成第二絕緣埋層。
4.根據權利要求I所述的選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於步驟五通過兩步化學機械拋光工藝，先去除第一硬掩膜之上多餘的絕緣材料，並通過溼法腐蝕使絕緣材料低於第一晶向的頂層矽高度，再去除第一硬掩膜之上多餘的部分第一晶向的頂層娃。
5.根據權利要求I所述的選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於步驟六先去除所述第一硬掩膜，再製作第二硬掩膜覆蓋SOI襯底表面，然後通過刻蝕去除在窗口內所述第一晶向頂層矽四周剩餘的側牆隔離結構和絕緣材料，在窗口內所述第一晶向頂層矽四周製作淺溝槽隔離結構，並通過熱磷酸腐蝕去除第二硬掩膜，最終得到全隔離混合晶向SOI襯底。
6.根據權利要求I所述的選擇性刻蝕製備全隔離混合晶向SOI的方法，其特徵在於所述第一晶向頂層娃是具有第一晶向的應變娃或非應變娃。
7.一種基於全隔離混合晶向SOI襯底的CMOS集成電路的製備方法,其特徵在於,包括以下步驟 步驟一、提供一片SOI襯底,所述SOI襯底包括第一晶向的底層娃、位於所述底層娃之上的絕緣埋層以及位於所述絕緣埋層之上的第二晶向的頂層矽； 步驟二、在所述SOI襯底上形成第一硬掩膜，再刻蝕出窗口，所述窗口使部分底層矽暴露，然後在所述窗口的四周側壁形成側牆隔離結構；步驟三、在形成有側牆隔離結構的窗口內外延第一晶向的SiGe層，然後在所述SiGe層上繼續外延第一晶向的頂層矽，並使該第一晶向的頂層矽外延延伸出窗口並覆蓋第一硬掩膜的表面； 步驟四、從所述窗口相對兩側的位置上方向下刻蝕，形成溝槽，去除部分第一晶向的頂層矽和所述窗口的部分側牆隔離結構，露出部分底層矽，然後採用選擇性腐蝕工藝通過該溝槽去除所述SiGe層，使窗口內的第一晶向的頂層矽下方懸空； 步驟五、通過所述溝槽填充絕緣材料，在窗口內的第一晶向的頂層矽下方形成第二絕緣埋層，然後進行化學機械拋光至第一硬掩膜表面停止，以去除第一硬掩膜之上多餘的絕緣材料和第一晶向的頂層矽；· 步驟六、去除在窗口內第一晶向的頂層矽四周剩餘的側牆隔離結構和絕緣材料，並在所述第一晶向的頂層矽四周製作淺溝槽隔離結構，最終得到全隔離混合晶向SOI襯底；步驟七、在所得全隔離混合晶向SOI襯底的第一晶向的頂層矽上製作第一導電型MOS器件；在所得全隔離混合晶向SOI襯底的第二晶向的頂層矽上製作第二導電型MOS器件。
8.根據權利要求7所述的基於全隔離混合晶向SOI襯底的CMOS集成電路的製備方法，其特徵在於所述第一晶向為(110)晶向則所述第一導電型MOS器件為PMOS器件，所述第二晶向為(100)晶向則所述第二導電型MOS器件為NMOS器件。
9.根據權利要求7所述的基於全隔離混合晶向SOI襯底的CMOS集成電路的製備方法，其特徵在於所述第一晶向為(100)晶向則所述第一導電型MOS器件為NMOS器件，所述第二晶向為(110)晶向則所述第二導電型MOS器件為PMOS器件。
全文摘要
本發明公開了一種選擇性刻蝕製備全隔離混合晶向SOI的方法，以及基於該方法的CMOS集成電路製備方法。本發明提出的製備方法，採用SiGe層作為第一晶向外延的虛擬襯底層，從而可以形成第一晶向的頂層應變矽；採用從窗口直接外延覆蓋至第一硬掩膜表面的Si作為連接窗口內第一晶向的應變矽與窗口外頂層矽的支撐，從而可去除第一晶向頂層應變矽下方的SiGe層，填充絕緣材料形成絕緣埋層，且還可以防止頂層矽有應變存在時的應變弛豫。該方法形成的頂層矽和絕緣埋層厚度均勻、可控，窗口內形成的應變矽與窗口外的頂層矽具有不同晶向，可分別為NMOS及PMOS提供更高的遷移率，從而提升了CMOS集成電路的性能。
文檔編號H01L21/84GK102790005SQ20111012559
公開日2012年11月21日 申請日期2011年5月16日 優先權日2011年5月16日
發明者卞劍濤, 張苗, 狄增峰 申請人:中國科學院上海微系統與信息技術研究所