鰭式場效應電晶體及其形成方法

2023-05-03 21:57:56 1

鰭式場效應電晶體及其形成方法
【專利摘要】一種鰭式場效應電晶體及其形成方法，所述鰭式場效應電晶體的形成方法包括：提供半導體襯底，半導體襯底上具有凸起的鰭部，鰭部側壁和頂部表面上具有若干分立的柵極結構，柵極結構的側壁表面具有側牆；形成覆蓋鰭部、柵極結構、側牆和半導體襯底的介質層，介質層的表面高於柵極結構的頂部表面；在介質層上形成圖形化的掩膜層；刻蝕所述介質層，形成第一開口，所述第一開口暴露出相鄰柵極結構之間的鰭部表面和側牆表面；沿第一開口刻蝕相鄰柵極結構之間暴露的鰭部，在鰭部中形成凹槽；在凹槽中填充滿應力材料，形成共享源/漏區；在第一開口內填充滿第一金屬，在共享源/漏區上形成金屬插塞。本發明的方法節省了工藝步驟。
【專利說明】鰭式場效應電晶體及其形成方法

【技術領域】
[0001] 本發明涉及半導體製造領域，特別涉及一種鰭式場效應電晶體及其形成方法。

【背景技術】
[0002] M0S電晶體通過在柵極施加電壓，調節通過溝道區域的電流來產生開關信號。但 當半導體技術進入45納米以下節點時，傳統的平面式M0S電晶體對溝道電流的控制能力變 弱，造成嚴重的漏電流。鰭式場效應電晶體（Fin FET)是一種新興的多柵器件，它一般包括 具有高深寬比的半導體鰭部，覆蓋部分所述鰭部的頂部和側壁的柵極結構，位於所述柵極 結構兩側的鰭部內的源區和漏區。
[0003] 圖1?圖5為現有鰭式場效應電晶體形成過程的結構示意圖，圖2為圖1沿切割 線AB方向的剖面結構示意圖。
[0004] 請參考圖1，提供半導體襯底100,所述半導體襯底100上具有若干凸起的鰭部 101，在相鄰鰭部101之間的半導體襯底100上具有隔離結構102,所述隔離結構102的頂部 表面低於所述鰭部101的頂部表面，鰭部101的側壁和頂部表面具有柵極結構103。
[0005] 參考圖2,形成覆蓋所述半導體襯底100、柵極結構103、隔離結構102和部分鰭部 101表面的第一掩膜層108,所述第一掩膜層108中具有暴露柵極結構103兩側的部分鰭部 101表面的第一開口（圖中未標示）；沿第一開口刻蝕柵極結構103兩側暴露的鰭部101，形 成凹槽104。
[0006] 參考圖3,採用選擇性外延工藝在所述凹槽104 (參考圖2)中填充滿應力材料，形 成嵌入式源/漏區109。
[0007] 參考圖4,去除所述第一掩膜層108 (參考圖3);形成覆蓋所述半導體襯底100和 柵極結構103的介質層105 ;在所述介質層105上形成第二掩膜層110,所述第二掩膜層110 具有暴露介質層105表面的第二開口（圖中未標示);以所述第二掩膜層110為掩膜，沿第一 開口刻蝕所述介質層105,在介質層105中形成暴露嵌入式源/漏區109表面的通孔106。
[0008] 參考圖5,在通孔106 (參考圖4)中填充滿金屬，形成金屬插塞107。
[0009] 現有的鰭式場效應電晶體的形成工藝較為複雜。


【發明內容】

[0010] 本發明解決的問題是簡化鰭式場效應電晶體的形成工藝。
[0011] 為解決上述問題，本發明技術方案提供了一種鰭式場效應電晶體的形成方法，包 括：提供半導體襯底，所述半導體襯底上具有凸起的鰭部，所述鰭部側壁和頂部表面上具有 若干分立的柵極結構，柵極結構的側壁表面具有側牆；形成覆蓋所述鰭部、柵極結構、側牆 和半導體襯底的介質層，所述介質層的表面高於柵極結構的頂部表面；在所述介質層上形 成圖形化的掩膜層；以所述圖形化的掩膜層，刻蝕所述介質層，形成第一開口，所述第一開 口暴露出相鄰柵極結構之間的鰭部表面和側牆表面；沿第一開口刻蝕所述相鄰柵極結構之 間暴露的鰭部，在鰭部中形成凹槽；在凹槽中填充滿應力材料，形成鰭式場效應電晶體的共 享源/漏區；在第一開口內填充滿第一金屬，在共享源/漏區上形成金屬插塞。
[0012] 可選的，所述第一開口包括第一部分和第二部分，第一部分位於相鄰的柵極結構 之間，且第一部分暴露出相鄰的柵極結構之間的側牆的表面和鰭部的表面，第二部分位於 第一部分上方的介質層中，第二部分的寬度大於第一部分的寬度。
[0013] 可選的，所述側牆的材料與介質層的材料不相同。
[0014] 可選的，所述介質層的材料為SiN、SiOCN、SiON或SiBCN。
[0015] 可選的，所述應力材料為矽鍺或碳化矽。
[0016] 可選的，所述應力材料的形成工藝為選擇性外延。
[0017] 可選的，所述應力材料為矽鍺，進行選擇性外延形成應力材料時原位摻雜有P型 雜質。
[0018] 可選的，所述P型雜質為硼離子、鋁離子、銦離子中的一種或幾種。
[0019] 可選的，所述應力材料為碳化矽，進行選擇性外延形成應力材料時原位摻雜有N 型雜質。
[0020] 可選的，所述N型雜質為磷離子、砷離子、銻離子中的一種或幾種。
[0021] 可選的，所述共享源/漏區的表面高於鰭部頂部表面，形成抬高共享源/漏區。
[0022] 可選的，所述在第一開口填充第一金屬之前，還包括：在所述共享源/漏區表面形 成金屬娃化物。
[0023] 可選的，所述金屬矽化物形成的過程為：在所述共享源/漏區表面、第一開口的側 壁表面形成第二金屬層；對所述第二金屬層進行退火，第二金屬層中的金屬與共享源/漏 區中的矽反應形成金屬矽化物；去除未反應的第二金屬層。
[0024] 可選的，所述第二金屬層為鎳、鈷或鈦。
[0025] 可選的，所述第一金屬為W、WN或TiN。
[0026] 可選的，所述第一金屬的形成工藝為化學氣相沉積、物理氣相沉積或原子層沉積。
[0027] 本發明技術方案還提供了一種鰭式場效應電晶體，包括：半導體襯底，所述半導體 襯底上具有凸起的鰭部，所述鰭部側壁和頂部表面上具有若干分立的柵極結構，柵極結構 的側壁表面具有側牆；覆蓋所述鰭部、柵極結構、側牆和半導體襯底的介質層，所述介質層 的表面高於柵極結構的頂部表面，所述介質層中具有第一開口，所述第一開口包括第一部 分和第二部分，第一部分位於相鄰的柵極結構之間，且第一部分暴露出相鄰的柵極結構之 間的鰭部表面和側牆的表面，第二部分位於第一部分上方的介質層中，第二部分的寬度大 於第一部分的寬度；位於第一部分底部的所述暴露的鰭部中的凹槽；填充滿凹槽的應力材 料，應力材料構成鰭式場效應電晶體的共享源/漏區；填充滿第一開口的第一金屬，第一金 屬構成與共享源/漏區相接觸的金屬插塞。
[0028] 可選的，還包括：位於所述共享源/漏區與金屬插塞之間的金屬矽化物。
[0029] 本發明技術方案還提供了一種CMOS鰭式場效應電晶體的形成方法，包括：提供半 導體襯底，所述半導體襯底上具有分立的凸起的第一鰭部和第二鰭部，所述第一鰭部側壁 和頂部表面上具有若干分立的第一柵極結構，第一柵極結構的側壁表面具有第一側牆，所 述第二鰭部側壁和頂部表面上具有若干分立的第二柵極結構，第二柵極結構的側壁表面具 有第二側牆；形成覆蓋所述第一鰭部、第一柵極結構、第一側牆、第二鰭部、第二柵極結構、 第二側牆和半導體襯底的介質層，所述介質層的表面高於第一柵極結構和第二柵極結構的 頂部表面；刻蝕所述介質層，形成第二開口，所述第二開口暴露出相鄰第一柵極結構之間的 第一鰭部表面；刻蝕所述相鄰第一柵極結構之間暴露的第一鰭部，在第一鰭部中形成第一 凹槽；在第一凹槽中填充滿第一應力材料，形成第一鰭式場效應電晶體的共享源/漏區；在 第二開口內填充滿第三金屬，在第一鰭式場效應電晶體的共享源/漏區上形成第一金屬插 塞；
[0030] 刻蝕所述介質層，形成第三開口，所述第三開口暴露出相鄰第二柵極結構之間的 第二鰭部表面；刻蝕所述相鄰第二柵極結構之間暴露的第二鰭部，在第二鰭部中形成第二 凹槽；在第二凹槽中填充滿第二應力材料，形成第二鰭式場效應電晶體的共享源/漏區；在 第三開口內填充滿第四金屬，在第二鰭式場效應電晶體的共享源/漏區上形成第二金屬插 塞。
[0031] 可選的，第一鰭式場效應電晶體和第二鰭式場效應電晶體為不同類型的鰭式場效 應電晶體，第一應力材料和第二應力材料的應力類型不同。
[0032] 與現有技術相比，本發明技術方案具有以下優點：
[0033] 本發明鰭式場效應電晶體的形成方法，在介質層上形成圖形化的掩膜層，然後以 圖形化的掩膜層掩膜刻蝕介質層，在介質層中第一開口，接著以圖形化的掩膜層為掩膜，沿 第一開口刻蝕相鄰柵極結構之間暴露的鰭部，形成凹槽，接著在凹槽中填充滿應力材料形 成共享源/漏區，在第一開口內填充滿第一金屬形成金屬插塞。形成與金屬插塞和共享源 /漏區對應的第一開口和凹槽時，只需要形成一次圖形化的掩膜，相比於現有的需要分別形 成兩次掩膜層，節省了工藝步驟，簡化了製作工藝。
[0034] 所述第一開口包括第一部分和第二部分，第一部分位於相鄰的柵極結構之間，且 第一部分暴露出相鄰的柵極結構之間的側牆的表面和鰭部表面，第二部分位於第一部分上 方的介質層中，第二部分的寬度大於第一部分的寬度。隨著半導體製作的線寬的不斷減小， 相鄰柵極結構之間的間距也不斷減小，當在兩相鄰的柵極結構之間的介質層中形成開口 (或者通孔）時會受到現有光刻工藝窗口的限制，而本發明中，由於第一開口的第二部分的 寬度大於第一部分的寬度，相鄰柵極結構之間形成的第一開口的第一部分是在第二部分形 成後刻蝕形成，形成第一開口時的光刻工藝窗口大小跟第一部分寬度無關，形成第一開口 時的光刻工藝窗口只跟第二部分的寬度有關，由於第二部分的寬度較寬，即使在相鄰柵極 結構之間的間距較小(或者第一部分的寬度較小）時，形成第一開口時仍可以保持較大的光 刻工藝窗口。
[0035] 本發明CMOS鰭式場效應電晶體的形成方法，在形成第一鰭式場效應電晶體的共 享源漏區和第一金屬插塞對應的第一凹槽和第二開口時，只需要進行一次掩膜工藝，相應 的，在形成第二鰭式場效應電晶體的共享源漏區和第二金屬插塞對應的第二凹槽和第三開 口時，也只需要進行一次掩膜工藝，相對於現有的需要四次掩膜工藝，節省了工藝步驟，節 約了製作成本。

【專利附圖】

【附圖說明】
[0036] 圖1?圖5為現有技術鰭式場效應電晶體形成過程的結構示意圖；
[0037] 圖6?圖13為本發明實施例鰭式場效應電晶體形成過程的結構示意圖。

【具體實施方式】
[0038] 現有的鰭式場效應電晶體的製作過程中，在形成嵌入式源/漏區和金屬插塞時， 需要分別形成第一掩膜層和第二掩膜層，相應的需要兩次圖形化工藝，形成工藝步驟較為 複雜。
[0039] 為此，本發明的發明人提出一種鰭式場效應電晶體的形成方法，在介質層上形成 圖形化的掩膜層，然後以圖形化的掩膜層掩膜刻蝕介質層，在介質層中第一開口，接著以圖 形化的掩膜層為掩膜，沿第一開口刻蝕相鄰柵極結構之間暴露的鰭部，形成凹槽，接著在凹 槽中填充滿應力材料形成共享源/漏區，在第一開口內填充滿第一金屬形成金屬插塞。形 成第一開口和凹槽時，只需要形成一次圖形化的掩膜，相比於現有的需要兩次形成掩膜層， 節省了工藝步驟，簡化了製作工藝。
[0040] 為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明 的【具體實施方式】做詳細的說明。在詳述本發明實施例時，為便於說明，示意圖會不依一般比 例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護範圍。此外，在實 際製作中應包含長度、寬度及深度的三維空間尺寸。
[0041] 圖6?圖13為本發明實施例鰭式場效應電晶體形成過程的結構示意圖。
[0042] 首先，參考圖6和圖7,圖7為圖6沿切割線CD方向的剖面結構示意圖，提供半導 體襯底300,所述半導體襯底300上具有凸起的鰭部301，所述鰭部301側壁和頂部表面上 具有若干分立的柵極結構302。
[0043] 所述半導體襯底300可以是矽或者絕緣體上矽（SOI )，所述半導體襯底300也可以 是鍺、鍺矽、砷化鎵或者絕緣體上鍺，本實施中所述半導體襯底300的材料為矽。
[0044] 所述半導體襯底300表面具有凸起的鰭部301，本實施例中，所述鰭部301通過刻 蝕半導體襯底300形成，在本發明的其他實施例中，所述鰭部301通過外延工藝形成。所述 鰭部301中可以根據形成的鰭式場效應電晶體的類型不同摻雜有不同類型的雜質離子，本 實施例中，待形成的鰭式場效應電晶體為P型鰭式場效應電晶體時，鰭部301中可以摻雜N 型雜質離子。
[0045] 本實施例中，所述半導體襯底300上還形成有隔離結構303,所述隔離結構303的 表面低於鰭部301的頂部表面，所述隔離結構303用於電學隔離相鄰的鰭部301，所述隔離 結構303的材料為氧化矽、氮化矽或氮氧化矽，本實施例中所述隔離結構303的材料為氧化 矽。隔離結構303形成的具體過程為：首先形成覆蓋所述半導體襯底300和鰭部301的隔 離材料層；然後採用化學機械研磨工藝平坦化所述隔離材料層，以鰭部301的頂部表面為 停止層；接著刻蝕刻蝕去除部分所述隔離材料層，形成隔離結構303,所述隔離結構303的 表面低於鰭部301的頂部表面。
[0046] 所述柵極結構302覆蓋所述鰭部301的頂部和部分側壁的表面，每個鰭部301上 具有若干柵極結構302 (大於等於兩個)，本實施例中，以三個柵極結構302作為示例，每個 柵極結構302包括：位於所述鰭部301的頂部和部分側壁上的柵介質層(未示出）、位於柵介 質層表面的柵電極層(未示出）。本實施例中，所述柵介質層的材料為氧化矽，所述柵電極層 的材料為多晶矽。
[0047] 所述柵極結構302的頂部表面還具有蓋帽絕緣層305,所述蓋帽絕緣層305用於隔 離後續形成的共享源/漏區上金屬插塞與柵極結構，所述蓋帽絕緣層305可以為現有工藝 形成柵極結構時在柵極結構上形成的硬掩膜層，所述蓋帽絕緣層305也可以通過沉積絕緣 材料層，然後通過刻蝕絕緣材料層形成。
[0048] 所述柵極結構302和蓋帽絕緣層305的側壁形成有側牆304,所述側牆作為後續形 成的金屬插塞與柵極結構302之間的隔離層，所述側牆304為單層或多層堆疊結構，本實施 例中，所述側牆304為氧化矽層-氮化矽層-氧化矽層（0N0)三層堆疊結構，使得側牆的隔 離性能較佳。
[0049] 參考圖8,形成覆蓋所述鰭部301、柵極結構302、側牆304和半導體襯底300的介 質層306,所述介質層306的表面高於柵極結構302的頂部表面。
[0050] 具體的，採用化學氣相沉積工藝和/或旋塗工藝形成覆蓋所述鰭部301、柵極結構 302、側牆304和半導體襯底300的介質材料層（圖中未示出）；然後採用化學機械研磨工藝 平坦化所述介質材料層，形成介質層306。
[0051] 所述介質層306的材料與側牆304的材料不相同，後續刻蝕介質層306形成第一 開口時，使得介質層材料與側牆材料具有不同的刻蝕選擇比，以保持側牆304的完整性。
[0052] 所述介質層306的材料為SiN、SiOCN、SiON或SiBCN，本實施例中所述介質層306 的材料為SiN。
[0053] 參考圖9,在所述介質層306上形成圖形化的掩膜層308 ;以所述圖形化的掩膜層 308為掩膜，刻蝕所述介質層306,形成第一開口 309,所述第一開口 309暴露出相鄰柵極結 構302之間的鰭部301表面和側牆304表面。
[0054] 所述圖形化的掩膜層308材料可以為光刻膠或硬掩膜材料，所述硬掩膜材料為無 定形碳、BN、TiN、TaN、SiC。
[0055] 所述第一開口 309暴露出相鄰柵極結構302之間的鰭部301表面和側牆304表面， 後續沿第一開口 309刻蝕暴露的鰭部301形成凹槽時，使得凹槽的寬度和位置與第一開口 309的底部的寬度和位置相對應，便於在凹槽中填充應力材料，形成相鄰的兩個鰭式場效應 電晶體的共享源/漏區。
[0056] 本實施例中，所述第一開口 309包括第一部分31和第二部分32,第一部分31位於 相鄰的柵極結構302之間，且第一部分31暴露出相鄰的柵極結構302之間的側牆304的表 面和鰭部301表面，第二部分32位於第一部分31上方的介質層306中，第二部分32的寬 度大於第一部分31的寬度。隨著半導體製作的線寬的不斷減小，相鄰柵極結構302之間的 間距也不斷減小，當在兩相鄰的柵極結構302之間的介質層中形成開口（或者通孔）時會受 到現有光刻工藝窗口的限制，而本發明實施例中，由於第一開口 309的第二部分32的寬度 大於第一部分31的寬度，相鄰柵極結構302之間形成的第一開口的第一部分31是在第二 部分32形成後刻蝕形成，形成第一開口 309時的光刻工藝窗口大小跟第一部分31寬度無 關，形成第一開口 309時的光刻工藝窗口只跟第二部分32的寬度有關，由於第二部分32的 寬度較寬，即使在相鄰柵極結構302之間的間距較小(或者第一部分31的寬度較小）時，形 成第一開口 309時仍可以保持較大的光刻工藝窗口。
[0057] 刻蝕所述介質層306採用幹法刻蝕工藝，幹法刻蝕工藝採用的氣體可以為CH3F、 CH2F2中的一種或兩種。
[0058] 刻蝕所述介質層306也可以採用溼法刻蝕工藝，溼法刻蝕工藝採用的溶液可以為 磷酸溶液。
[0059] 本實施例中，在介質層306中形成第一開口 309的同時，在介質層306形成第四開 口（圖中未示出），第四開口暴露出柵極結構302上的蓋帽絕緣層305的部分表面，後續在形 成共享源/漏區後，沿第四開口刻蝕部分蓋帽絕緣層305形成暴露柵極結構頂部表面的第 五開口，然後再第四開口和第五開口中填充金屬(跟共享源/漏區上的金屬插塞同時形成)， 在柵極結構上形成金屬插塞。
[0060] 接著，參考圖10,沿第一開口 309刻蝕所述相鄰柵極結構302之間暴露的鰭部 301，在鰭部301中形成凹槽310。
[0061] 本實施例中，所述凹槽310的形狀為矩形，形成工藝為幹法刻蝕，幹法刻蝕採用的 氣體可以為HBr或者CF 4。
[0062] 在本發明的其他實施例中所述凹槽310形狀為Σ (sigma)形，後續再凹槽310的 填充應力材料時，應力材料與溝道區的距離變小，使得應力材料對鰭式場效應電晶體溝道 區的應力增大，有利於提高鰭式場效應電晶體溝道區載流子的遷移率。所述Σ (sigma)形 的凹槽310形成過程為：採用幹法刻蝕工藝，沿所述開口 206刻蝕所述鰭部201，形成第一 凹槽（圖中未示出），幹法刻蝕採用的氣體可以為HBr或者CF4 ;採用溼法刻蝕工藝刻蝕所述 第一凹槽，形成Σ (sigma)形凹槽310,溼法刻蝕工藝採用的刻蝕溶液為TMAH (四甲基氫氧 化氨)，採用TMAH(四甲基氫氧化氨)刻蝕時〈110>或〈100>晶向的半導體材料的腐蝕速率較 快，而〈111>晶向的半導體材料的腐蝕速率較為緩慢，使得形成的凹槽的形狀為2(sigma) 形。
[0063] 接著，參考圖11，採用選擇性外延工藝在凹槽310 (參考圖10)中填充滿應力材料， 形成鰭式場效應電晶體的共享源/漏區310。
[0064] 當待形成的鰭式場效應電晶體為P型鰭式場效應電晶體時，所示應力材料為矽 鍺，在進行選擇性外延形成應力材料時在矽鍺中原位摻雜有P型雜質，所述P型雜質為硼離 子、鋁離子、銦離子中的一種或幾種。
[0065] 當待形成的鰭式場效應電晶體為N型鰭式場效應電晶體時，所述應力材料為碳化 矽，進行選擇性外延形成應力材料時在碳化矽中原位摻雜有N型雜質，所述N型雜質為磷離 子、砷離子、銻離子中的一種或幾種。
[0066] 所述共享源/漏區310的表面可以低於鰭部301的頂部表面，或者與鰭部301頂 部表面平齊。
[0067] 在優選的實施例中，所示共享源/漏區310的表面高於鰭部301的頂部表面，構成 共享抬高源/漏區，共享抬高源/漏區有利於減小源漏串聯電阻和源漏結電容。
[0068] 接著，請參考圖12,在第一開口 309(參考圖11)內填充滿第一金屬，在共享源/漏 區311上形成金屬插塞312。
[0069] 所述第一金屬為W、WN或TiN，所述第一金屬的形成工藝為化學氣相沉積、物理氣 相沉積或原子層沉積。
[0070] 所述在第一開口 309內填充第一金屬之前，還包括：在所述共享源/漏區311表 面形成金屬矽化物（圖中未示出）。所述金屬矽化物形成的過程為：在所述共享源/漏區表 面、第一開口的側壁表面和介質層306表面形成第二金屬層；對所述第二金屬層進行退火， 第二金屬層中的金屬與共享源/漏區311中的矽反應形成金屬矽化物；去除未反應的第二 金屬層。
[0071] 所述第二金屬層為鎳、鈷或鈦中的一種。
[0072] 最後，參考圖13,形成覆蓋所述金屬插塞312和介質層306表面的絕緣層303。
[0073] 上述鰭式場效應電晶體形成方法形成的鰭式場效應電晶體，請參考圖12,包括： 半導體襯底300,所述半導體襯底300上具有凸起的鰭部301，所述鰭部301側壁和頂部表 面上具有若干分立的柵極結構302,柵極結構302的側壁表面具有側牆304 ;覆蓋所述鰭部 301、柵極結構302、側牆304和半導體襯底300的介質層306,所述介質層306的表面高於 柵極結構302的頂部表面，所述介質層306中具有第一開口，所述第一開口包括第一部分和 第二部分，第一部分位於相鄰的柵極結構302之間，第一部分暴露出相鄰的柵極結構302之 間的鰭部301表面和側牆304的表面，第二部分位於第一部分上方的介質層306中，第二部 分的寬度大於第一部分的寬度；位於第一部分底部的所述暴露的鰭部301中的凹槽；填充 滿凹槽的應力材料，應力材料構成鰭式場效應電晶體的共享源/漏區311 ;填充滿第一開口 的第一金屬，第一金屬構成與共享源/漏區相接觸的金屬插塞312。
[0074] 所述鰭式場效應電晶體還包括：位於所述共享源/漏區311與金屬插塞312之間 的金屬矽化物（圖中未示出）。
[0075] 本發明實施例還提供了一種CMOS鰭式場效應電晶體的形成方法，包括：提供半導 體襯底，所述半導體襯底上具有分立的凸起的第一鰭部和第二鰭部，所述第一鰭部側壁和 頂部表面上具有若干分立的第一柵極結構，第一柵極結構的側壁表面具有第一側牆，所述 第二鰭部側壁和頂部表面上具有若干分立的第二柵極結構，第二柵極結構的側壁表面具有 第二側牆；形成覆蓋所述第一鰭部、第一柵極結構、第一側牆、第二鰭部、第二柵極結構、第 二側牆和半導體襯底的介質層，所述介質層的表面高於第一鰭部和第二鰭部的頂部表面； 刻蝕所述介質層，形成第二開口，所述第二開口暴露出相鄰第一柵極結構之間的第一鰭部 表面；刻蝕所述相鄰第一柵極結構之間暴露的第一鰭部，在第一鰭部中形成第一凹槽；在 第一凹槽中填充滿第一應力材料，形成第一鰭式場效應電晶體的共享源/漏區；在第二開 口內填充滿第三金屬，在第一鰭式場效應電晶體的共享源/漏區上形成第一金屬插塞；刻 蝕所述介質層，形成第三開口，所述第三開口暴露出相鄰第二柵極結構之間的第二鰭部表 面；刻蝕所述相鄰第二柵極結構之間暴露的第二鰭部，在第二鰭部中形成第二凹槽；在第 二凹槽中填充滿第二應力材料，形成第二鰭式場效應電晶體的共享源/漏區；在第三開口 內填充滿第四金屬，在第二鰭式場效應電晶體的共享源/漏區上形成第二金屬插塞。
[0076] 第一鰭式場效應電晶體和第二鰭式場效應電晶體為不同類型的鰭式場效應晶體 管，第一應力材料和第二應力材料的應力類型不同。在具有的實施例中，所述第一鰭式場效 應電晶體為P型鰭式場效應電晶體，第一應力材料為矽鍺，第三金屬為TiN，第二鰭式場效 應電晶體為N形成鰭式場效應電晶體，第二應力材料為碳化矽，第四金屬為WN或W。
[0077] 在其他實施例中所述所述第一鰭式場效應電晶體為N型鰭式場效應電晶體，第一 應力材料為碳化矽，第三金屬為WN或W，第二鰭式場效應電晶體為P形成鰭式場效應晶體 管，第二應力材料為矽鍺，第四金屬為TiN。
[0078] 所述第二開口包括第一部分和第二部分，第一部分位於相鄰的第一柵極結構之 間，且第一部分暴露出相鄰的第一柵極結構之間的側牆的表面和第一鰭部的表面，第二部 分位於第一部分上方的介質層中，第二部分的寬度大於第一部分的寬度。
[0079] 所述第三開口包括第一部分和第二部分，第一部分位於相鄰的第二柵極結構之 間，且第一部分暴露出相鄰的第二柵極結構之間的側牆的表面和第二鰭部的表面，第二部 分位於第一部分上方的介質層中，第二部分的寬度大於第一部分的寬度。
[0080] 第一鰭式場效應電晶體和第二鰭式場效應電晶體的具體行程過程和相關參數限 定可以參考本發明前述實施例鰭式場效應電晶體的形成方法，在此不再贅述。
[0081] 上述CMOS鰭式場效應電晶體的形成方法，在形成第一鰭式場效應電晶體的共享 源漏區和第一金屬插塞對應的第一凹槽和第二開口時，只需要進行一次掩膜工藝，相應的， 在形成第二鰭式場效應電晶體的共享源漏區和第二金屬插塞對應的第二凹槽和第三開口 時，也只需要進行一次掩膜工藝，相對於現有的需要四次掩膜工藝，節省了工藝步驟，節約 了製作成本。
[0082] 本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域 技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發 明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明 的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案 的保護範圍。
【權利要求】
1. 一種鰭式場效應電晶體的形成方法，其特徵在於，包括： 提供半導體襯底，所述半導體襯底上具有凸起的鰭部，所述鰭部側壁和頂部表面上具 有若干分立的柵極結構，柵極結構的側壁表面具有側牆； 形成覆蓋所述鰭部、柵極結構、側牆和半導體襯底的介質層，所述介質層的表面高於柵 極結構的頂部表面； 在所述介質層上形成圖形化的掩膜層； 以所述圖形化的掩膜層為掩膜，刻蝕所述介質層，形成第一開口，所述第一開口暴露出 相鄰柵極結構之間的鰭部表面和側牆表面； 沿第一開口刻蝕所述相鄰柵極結構之間暴露的鰭部，在鰭部中形成凹槽； 在凹槽中填充滿應力材料，形成鰭式場效應電晶體的共享源/漏區； 在第一開口內填充滿第一金屬，在共享源/漏區上形成金屬插塞。
2. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述第一開口包 括第一部分和第二部分，第一部分位於相鄰的柵極結構之間，且第一部分暴露出相鄰的柵 極結構之間的側牆的表面和鰭部的表面，第二部分位於第一部分上方的介質層中，第二部 分的寬度大於第一部分的寬度。
3. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述側牆的材料 與介質層的材料不相同。
4. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述介質層的材 料為 SiN、SiOCN、SiON 或 SiBCN。
5. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述應力材料為 矽鍺或碳化矽。
6. 如權利要求5所述的鰭式場效應電晶體的形成方法，其特徵在於，所述應力材料的 形成工藝為選擇性外延。
7. 如權利要求6所述的鰭式場效應電晶體的形成方法，其特徵在於，所述應力材料為 矽鍺，進行選擇性外延形成應力材料時原位摻雜有P型雜質。
8. 如權利要求7所述的鰭式場效應電晶體的形成方法，其特徵在於，所述P型雜質為硼 離子、鋁離子、銦離子中的一種或幾種。
9. 如權利要求5所述的鰭式場效應電晶體的形成方法，其特徵在於，所述應力材料為 碳化矽，進行選擇性外延形成應力材料時原位摻雜有N型雜質。
10. 如權利要求9所述的鰭式場效應電晶體的形成方法，其特徵在於，所述N型雜質為 磷離子、砷離子、銻離子中的一種或幾種。
11. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述共享源/漏 區的表面高於鰭部頂部表面，形成抬高共享源/漏區。
12. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述在第一開口 填充第一金屬之前，還包括：在所述共享源/漏區表面形成金屬矽化物。
13. 如權利要求12所述的鰭式場效應電晶體的形成方法，其特徵在於，所述金屬矽化 物形成的過程為：在所述共享源/漏區表面、第一開口的側壁表面形成第二金屬層；對所述 第二金屬層進行退火，第二金屬層中的金屬與共享源/漏區中的矽反應形成金屬矽化物； 去除未反應的第二金屬層。
14. 如權利要求13所述的鰭式場效應電晶體的形成方法，其特徵在於，所述第二金屬 層為鎳、鈷或鈦。
15. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述第一金屬為 W、WN 或 TiN。
16. 如權利要求1所述的鰭式場效應電晶體的形成方法，其特徵在於，所述第一金屬的 形成工藝為化學氣相沉積、物理氣相沉積或原子層沉積。
17. -種鰭式場效應電晶體，其特徵在於，包括： 半導體襯底，所述半導體襯底上具有凸起的鰭部，所述鰭部側壁和頂部表面上具有若 幹分立的柵極結構，柵極結構的側壁表面具有側牆； 覆蓋所述鰭部、柵極結構、側牆和半導體襯底的介質層，所述介質層的表面高於柵極結 構的頂部表面，所述介質層中具有第一開口，所述第一開口包括第一部分和第二部分，第一 部分位於相鄰的柵極結構之間，且第一部分暴露出相鄰的柵極結構之間的鰭部表面和側牆 的表面，第二部分位於第一部分上方的介質層中，第二部分的寬度大於第一部分的寬度； 位於第一部分底部的所述暴露的鰭部中的凹槽； 填充滿凹槽的應力材料，應力材料構成鰭式場效應電晶體的共享源/漏區； 填充滿第一開口的第一金屬，第一金屬構成與共享源/漏區相接觸的金屬插塞。
18. 如權利要求17所述的鰭式場效應電晶體，其特徵在於，還包括位於所述共享源/漏 區與金屬插塞之間的金屬娃化物。
19. 一種CMOS鰭式場效應電晶體的形成方法，其特徵在於，包括： 提供半導體襯底，所述半導體襯底上具有分立的凸起的第一鰭部和第二鰭部，所述第 一鰭部側壁和頂部表面上具有若干分立的第一柵極結構，第一柵極結構的側壁表面具有第 一側牆，所述第二鰭部側壁和頂部表面上具有若干分立的第二柵極結構，第二柵極結構的 側壁表面具有第二側牆； 形成覆蓋所述第一鰭部、第一柵極結構、第一側牆、第二鰭部、第二柵極結構、第二側 牆和半導體襯底的介質層，所述介質層的表面高於第一柵極結構和第二柵極結構的頂部表 面； 刻蝕所述介質層，形成第二開口，所述第二開口暴露出相鄰第一柵極結構之間的第一 鰭部表面； 刻蝕所述相鄰第一柵極結構之間暴露的第一鰭部，在第一鰭部中形成第一凹槽； 在第一凹槽中填充滿第一應力材料，形成第一鰭式場效應電晶體的共享源/漏區； 在第二開口內填充滿第三金屬，在第一鰭式場效應電晶體的共享源/漏區上形成第一 金屬插塞； 刻蝕所述介質層，形成第三開口，所述第三開口暴露出相鄰第二柵極結構之間的第二 鰭部表面； 刻蝕所述相鄰第二柵極結構之間暴露的第二鰭部，在第二鰭部中形成第二凹槽； 在第二凹槽中填充滿第二應力材料，形成第二鰭式場效應電晶體的共享源/漏區； 在第三開口內填充滿第四金屬，在第二鰭式場效應電晶體的共享源/漏區上形成第二 金屬插塞。
20. 如權利要求19所述的CMOS鰭式場效應電晶體的形成方法，其特徵在於，第一鰭式 場效應電晶體和第二鰭式場效應電晶體為不同類型的鰭式場效應電晶體，第一應力材料和 第二應力材料的應力類型不同。
【文檔編號】H01L29/78GK104124172SQ201310157814
【公開日】2014年10月29日 申請日期:2013年4月28日 優先權日:2013年4月28日
【發明者】三重野文健 申請人:中芯國際集成電路製造(上海)有限公司