具有升壓限制的升壓電路的製作方法
2023-05-03 15:28:36
專利名稱：具有升壓限制的升壓電路的製作方法
技術領域：
本發明涉及用於產生比電源電壓高的升高電壓的升壓電路。
在所有的非易失半導體存儲器件中，當進行讀操作時，需要向相應的字線提供比電源電壓高的驅動電壓。另一方面，強烈的需要降低電源電壓。為此，傳統的非易失半導體存儲器件經常使用升壓電路用於將字線電壓升到高於電源電壓的電壓。同樣在DRAM中，需要向驅動電晶體的字線的柵極提供高於電源電壓的電壓，從而驅動電晶體的字線的輸出電壓或字線電壓被設定到電源電壓的水平。為此，使用由升壓電路放大的控制信號。
作為此種器件的一個實例，在日本公開專利申請(JP-A-Heisei 6-28876)中揭示了一種非易失半導體存儲器件。該非易失半導體存儲器件的特徵如下。即，在讀操作中電容器的一端與所選的字線相連。當所選的字線在讀操作中被驅動時，電容器的另一端的電壓從低電平上升到高電平，在電容器的一端具有高於電源電壓的電平。然後，將高於電源電壓的電壓提供到所選的字線作為字線驅動電壓。簡而言之，通過使用由升壓電路升高到高於電源電壓的電壓驅動字線。
同樣，在參考文獻中，公開了其他的非易失半導體存儲器件。即，在一種非易失半導體存儲器件中，響應晶片驅動信號的升壓電路和另一個升壓電路被同時使用，從而字線驅動電壓保持不超過所允許的電平。同樣，非易失半導體存儲器件可適應較低的電源電壓。同樣，在另一個非易失半導體存儲器件中，如
圖1所示，通過幾級二極體對升壓電路的輸出進行限定，以防止字線驅動電壓升高到所不需要的電平。
在圖1的傳統的實例中，反相器16和電容器17構成升壓電路，一個NMOS電晶體10和一個電源線路8構成電壓切換電路。另外，限制電路部分22由兩個二極體20和21構成。在此實例中，對節點18充電到電源電壓Vcc。當輸入ATD信號時，根據反相器16和電容器17的升壓作用將節點電壓升高到高於電源電壓Vcc的電壓。這與圖7中所示的電路的情況相類似。當根據內部行地址信號已經選擇字線6時，通過NMOS電晶體11將節點18的電壓提供到字線6。其結果，當字線6的電壓升高到高於所允許的電壓時，由串聯連接的二極體20和21構成的限制電路22開始工作，防止節點18的電壓或字線6的電壓超過所允許的電壓水平。
同樣，在日本專利公開(JP-A-Heisei10-50088)中揭示了一種技術，其中在非易失半導體存儲器件中對於寫操作或擦除操作，電源電壓總是被升高到高壓。對應於驅動信號輸出高壓，當高壓超過基準電壓時，升壓電路的某些構件的工作被停止。
因此，在由Johnny C.Chen等的「A2.7vonly 8 MbX16 NOR flashmemory」(1996對於超大規模集成電路(VLSI)的技術論文文摘的文集pp172-173)中描述了一種技術，其中可提供多個升壓電路並將輸出連在一起，並當產生要使用的電源電壓時，根據電源電壓電平選擇相連的升壓電路的所需的數目。
然而，由於只使用了升壓電路，上述的傳統的非易失半導體存儲器件並不實用。無法抑制在字線上的驅動電壓的過度的升高。即，當字線電壓太高時，從存儲單元讀出的電流升高。當電壓太低時，電流降低。在上述兩種情況下，存儲在存儲器中的數據將會被錯誤地讀出。當半導體存儲器件的電源電壓在3V到5V的範圍時，可避免此問題。然而，最近要求半導體存儲器件工作在1.8V-5V的較寬的範圍內。即使在較寬的電源電壓的範圍內，為了從存儲單元讀出數據，被升高的電壓停留在某一電壓範圍內是很重要的。
同樣，根據所需的電源電壓選擇要相連的升壓電路的數目的技術無法抑制被升高的電壓的變化，從而數據被錯誤地讀出。
對應於驅動信號升高電源電壓的技術無法適應高速的讀操作。這是因為在內部地址被切換的同時驅動信號被切換。同樣，雖然升壓電路可產生高於電源電壓兩倍的電壓，升高到所需的電壓需要幾十個時鐘脈衝。這將導致很長時間的能量消耗。
因此，在通過用二極體限制升壓電路的輸出(被升高的電壓)的技術中，電荷的過量的部分被從升壓電路的輸出通過二極體釋放到地電勢，從而被升高的電壓不會超過基準電壓。其結果，存儲在升壓驅動電容和負載中的一些電荷被遺失。為此，當反相器的輸出被設定到低電平同時重新啟動升壓操作時，被升高的電壓降低到低於其初始電壓的電壓。因此，如果從重新啟動操作到下一個升壓操作的預-充電時間較短，被升高的電壓很難達到其所需的電壓，升壓速度將被減慢。相應的，非易失半導體存儲器件無法進行高速讀取操作。
本發明的一個目的是提供一種升壓電路，其可快速的產生具有很小漂移的升壓。
本發明的另一個目的是提供一種升壓電路，其中可縮短重新啟動和預充電時間。
本發明的另一個目的是提供一種半導體存儲器件，其可通過上述的升壓電路進行高速的和高可靠性的工作。
為了實現本發明的一個方面，升壓電路包含多個升壓電路單元；電壓檢測電路和升壓控制電路。多個升壓電路單元的輸出連在一起，並各自具有升壓功能。多個升壓電路單元對應於驅動信號產生高於電源電壓的升壓。電壓檢測電路檢測升壓是否高於預定的電壓，當其檢測到升壓高於預定的電壓時，產生電壓控制信號。升壓控制電路響應電壓控制信號限制多個升壓電路單元的預定的幾個的升壓功能。在此情況下，除預定的幾個以外的剩餘的幾個升壓電路繼續進行升壓操作。
多個升壓電路單元可為第一和第二升壓電路單元，第二升壓電路單元可為預定的升壓電路單元。在此情況下，第一和第二升壓電路單元最好包括具有升壓功能的第一和第二電容器，第一升壓電路的電容大於第二升壓電路的電容。
同樣，多個升壓電路單元可以是第一到第三升壓電路單元，而預定的升壓電路單元可是第三升壓電路。在此情況下，第一到第三升壓電路單元可是具有相同電容的電容器。
升壓控制電路可停止預定升壓電路單元的升壓功能，以限制升壓功能。
同樣，當升壓電路包含在具有用於存儲單元陣列的字線的半導體存儲器件中時，響應地址的切換產生驅動信號，可將被升高的電壓提供給對應於地址的其中的一個字線。
為了實現本發明的另一個目的，升壓的方法包含響應驅動信號並通過多個輸出端連在一起並各自具有升壓功能的升壓電路單元產生高於電源電壓的升壓；檢測升壓是否高於預定的電壓，當檢測出升壓高於預定的電壓時產生電壓控制信號；及響應電壓控制信號限制多個升壓電路的預定的幾個的升壓功能。
為了實現本發明的另一個目的，升壓電路包括多個升壓電路單元，每個包括一個電容器，其輸出連在一起，其中電容器用於起升壓的作用以響應驅動信號產生高於電源電壓的升壓用於對負載電容器充電；電壓檢測電路，用於檢測升壓是否高於預定的電壓，當檢測到升壓高於預定的電壓時，產生電壓控制信號；及升壓控制電路，用於響應電壓控制信號限制多個升壓電路的預定的幾個的升壓功能，從而預定升壓電路單元的電容器被作為用升壓進行充電的附加的負載電容器。
圖1為傳統的非易失半導體存儲器件的主要部分的電路圖；圖2為根據本發明的實施例的升壓電路的電路圖；圖3為詳細描述圖2的升壓電路的示意圖；圖4為在圖3中所示的升壓電路中的升壓電路單元和負載電容器之間關係的示意圖；圖5為圖4中的電路的等效電路的示意圖；圖6A到6G為根據圖2和圖3的本發明的第一實施例的升壓電路的各個部分的波形圖；圖7為使用了本發明的升壓電路的非易失半導體存儲器件的方框圖。
下面將參考附圖詳細的描述本發明的升壓電路。
圖2示出根據本發明的實施例的升壓電路的方框圖。根據本發明的升壓電路包含升壓控制電路4；多個升壓電路單元1和2及升壓檢測電路3。多個升壓電路單元1和2的輸出被連在一起。在每一次地址信號或時鐘或控制信號被切換到預定的狀態時，多個升壓電路單元1和2進行升壓操作以將字線電壓升高到高於電源電壓。升壓檢測電路3檢測升壓電路的輸出是否高於預定的電壓。升壓控制電路4在當升壓電路單元1和2的輸出高於預定的電平時限制升壓電路單元的升壓功能。
圖7中示出根據本發明的實施例的半導體存儲器件的示意圖。非易失半導體器件包含存儲單元陣列MA，地址緩衝器AB，行解碼器RD，列解碼器CD，字線驅動器WD,ATD電路AT，升壓電路BS，電荷泵電路VU，及電壓切換電路SW。
地址緩衝器AB保存地址信號。行解碼器RD接收來自地址緩衝器AB的行地址以選擇存儲單元陣列MA中的字線WL。字線驅動器WD根據行解碼器RD的輸出向所選的字線WL輸出所需的電壓。列解碼器CD接收來自地址緩衝器AB的列地址以在存儲單元陣列MA中選擇位線BL。在讀操作中ATD電路AT檢測地址緩衝器AB中的地址信號的變化，以產生升壓驅動信號ATDBST。升壓電路BS產生響應升壓驅動信號ATDBST的升壓。電荷泵電路VU在當對存儲單元陣列MA進行寫操作或擦除操作時產生高壓。電壓切換電路SW選擇升壓電路BS和電荷泵電路VU的輸出中的一個提供到字線驅動器WD。
存儲單元陣列MA可為EPROM存儲單元陣列，其中按矩陣形式排列多個快速存儲單元，且每個快速存儲單元位於字線WL和位線BL的交點相鄰的位置。通過行解碼器RD和列解碼器CD可選擇每個存儲單元MC。當進行寫操作時，電荷被注入到存儲單元MC的浮置柵極。當進行擦除操作時，電荷被放電。
在來自所需的存儲單元MC的讀操作中，升壓電路BS產生電壓切換電路SW的電源電壓的字線電壓VWORD，並提供到相應的字線WL。字線電壓VWORD被提供到與相應的字線WL相連的所有的存儲單元MC。因此，從位線BL上的所選的存儲單元MC中讀出數據「0」(處於寫操作)或「1」(處於擦除操作)。需注意的是，字線電壓VWORD被設定到適當的水平，即通過讀出放大器(未示出)可準確無誤地區分數據「0」和「1」。在對存儲單元MC的寫操作或擦除操作中，電荷泵電路VU執行其功能。
圖2為根據本發明的實施例的升壓電路的方框圖。升壓電路基本上對應於圖7中所示的升壓電路BS。升壓電路包括兩個升壓電路單元1和2，升壓檢測電路3和升壓控制電路4。升壓控制電路4產生兩個升壓信號BOOST1和BOOST2並被提供到升壓電路單元1和2，當如圖7所示從ATD電路AT接收到升壓驅動信號ATDBST時。升壓電路單元1和2合作產生高於電源電壓的升壓VBOOST。當升壓VBOOST升高到預定的電平時，升壓檢測電路3啟動並向升壓控制電路4提供升壓停止信號BLIMT。對應於升壓停止信號BLIMT，升壓控制電路4終止升壓信號BOOST2。因此，升壓電路單元2終止其升壓功能。此後，升壓電路單元1工作維持升壓VBOOST。其結果，可通過控制升壓防止字線電壓WL在讀操作中超過預定的電平。同樣，在升壓驅動信號被停止時，升壓電路單元1停止其升壓操作，上升電壓返回到電源電壓。
圖3為圖2中的升壓電路的詳細的示意圖。如圖3中所示，升壓電路單元1和2具有升壓電容器C1和C2及用於驅動他們各自的升壓電容器C1和C2的反相器I1和I2。升壓電路單元1和2的兩個輸出被結合以輸出升壓VBOOST，並與充電電晶體10相連。升壓檢測電路3包括用於比較升壓VOOST和基準電壓的比較器。當升壓VBOOST超過基準電壓REF時，啟動升壓停止信號BLIMT。升壓控制電路4由兩級反相器I3和I4和「與非」門NA構成。兩級結構中的反相器I3和I4將來自ATD電路AT中的升壓驅動信號ATDBST發送到升壓電路單元1。升壓停止信號BLIMT和在第一級的反相器I3的輸出被提供到「與非」門NA,NA的輸出與升壓電路單元2相連。
升壓VBOOST與充電電晶體10、字線驅動器WD、和字線WL相連，如圖7中所示。字線WL與多個存儲單元MC相連。當用Cout表示負載電容時，圖3中的升壓電路單元1和2如圖4中所示與負載電容Cout相連。假設C1+C2=C，可用圖5中的等效電路表示升壓電路。在開始升壓功能之前，升壓VBOOST被通過充電電晶體10充電到電源電壓。當升壓驅動電容器C的輸入從0升高到V時，通過電容分壓效應可用下面的公式(1)表示升壓VBOOSTVBOOST=Vcc+CC+CoutV---(1)]]>從上面的公式(1)可以看出，為了使升壓VBOOST足夠的高於電源電壓，需要增加驅動電容，由於在大電容器的存儲單元陣列MA中負載電容Cout變大。在電容元件由多晶矽材料構成和用單一的元件升高電容的情況下，由於元件面積變大，升壓驅動電容的時鐘轉換速度降低，從而升壓工作速度下降。為了解決上述的問題，升壓驅動電容被分割為多個並聯的元件，從而儘可能地降低寄生電阻。
在本發明中，升壓被通過改變升壓驅動電容C而不超過預定的電平。為此，如圖3中所示，通過兩個電容C1和C2實現電容C，同樣對應於升壓停止信號BLIMT終止升壓電路單元的工作。
在本發明中，圖1中所示的兩個二極體20和21的限制電路中的電流路徑在確定升壓VBOOST時被去除。相應的，存儲在升壓驅動電容C1和C2及負載電容Cout中的電荷未遺失。因此，在重新開始升壓操作後，升壓VBOOST不會降低到低於電源電壓，從而如果到下一個升壓操作的預充電時間變短，升壓會降低。升壓操作的重新開始意味著升壓操作被停止，而升壓驅動信號ATDBST被設定到關閉狀態。
兩個升壓驅動電容C1和C2之間的關係最好為C1＞C2，且最好升壓驅動電容C1和升壓驅動電容C2的比值為2∶1。在一個變更的實例中可獲得同樣的效果，其中升壓驅動電容被分割為三個元件，而升壓終止信號BLIMT被提供到三個元件中的一個上。
下面將參考圖6A到6G詳細描述圖2中所示的實施例的操作。
為了簡化描述，假設每個信號的高電平等於電源電壓，而低電平等於地電勢GND。當本實施例中的非易失半導體存儲器件處於其中的行地址未被確定時的初始狀態時，字線驅動器WD的NMOS電晶體T1被接通，而PMOS電晶體T2被截止。因此，字線WL被加上0伏的地電壓。同樣，如上所述，通過充電電晶體10將升壓VBOOST充電到電源電壓Vcc。
在此情況下，當地址緩衝器中的非易失半導體存儲器件的內部地址數據的行地址被按圖6A所示進行改變時，相應的行解碼器RD的NMOS電晶體T1被截止，而相應的PMOS電晶體T2被導通。其結果，字線電壓VWORD被從充電電晶體10提供到字線WL。在此情況下，字線電壓VWORD為Vcc。
需注意的是，在此實施例中採用了兩個升壓電路單元1和2。然而，本發明並不限於此。升壓電路的數目可以是三個或更多。例如，提供三個具有相同的升壓驅動電容的升壓電路，而對應於升壓停止信號BLIMT三個升壓電路的每一個的升壓功能都會被終止。
在NMOS電晶體T1和PMOS電晶體T2被反相後，ATD電路AT用較小的延遲啟動升壓驅動信號ATDBST。這是基於下述的理由。即，升壓VBOOST響應升壓驅動信號ATDBST被通過下述的程序升高到高於電源電壓的電壓。如果對NMOS電晶體T1從導通狀態切換到截止狀態未給出任何時間餘量，就會存在一個時間周期，在其中電晶體T1和T2處於導通狀態，從而直通電流通過PMOS電晶體T2和NMOS電晶體T1從電壓切換電路SW流到地。因此，給出較小的延遲，防止丟失對生成升壓VBOOST起作用的電荷。
升壓驅動信號ATDBST為負脈衝。因此，通過反相器I3和I4的升壓信號BOOST1同樣為負脈衝，如圖6C中所示。同樣，如圖6F所示，由於升壓停止信號BLIMT在開始時，被設定到電源電壓Vcc，升壓信號BOOST2為負脈衝，作為「與非」門NA的輸出，「與非」門輸入升壓停止信號BLIMT和反相器I3的輸出，如圖6D所示。
據根升壓驅動電容C1和C2的作用，升壓VBOOST被升高到下述的由上述的方程決定的電壓，如圖6E所示。Vcc(1+C1+C2C1+C2+Cout)---(2)]]>當升壓VBOOST超過基準電壓REF時，電壓檢測電路3啟動升壓停止信號BLIMT，使其具有負脈衝，如圖6F所示。為此，「與非」門NA將升壓信號BOOST2移回到電源電壓Vcc，而反相器I2停止對升壓驅動電容C2的充電操作。其結果，只有升壓電路單元1對產生升壓VBOOST有貢獻。因此，升壓VBOOST的升壓曲線更平緩。在此情況下，電容C2可作為負載電容Cout的附加負載電容。因此，升壓VBOOST的升壓曲線可變得更平緩。
在此情況下，在不丟失升壓VBOOST的電荷的情況下防止字線電壓VWORD升壓到不需要的電壓。這是因為當ATD電路AT終止升壓驅動信號ATDBST時，升壓VBOOST被降回到電源電壓Vcc。因此，與傳統的實例中的丟失一些電荷的情況不同，不會存在升壓VBOOST降低到低於電源電壓Vcc的情況。
本發明的方案是，多個升壓電路單元的輸出相連用於產生升壓。同樣，當升壓超過預定的數值時，升壓電路單元的部分功能受到限制。因此，可獲得較小電壓變化的升壓。同樣，由於本發明被設計為不形成把上升電壓保持在最小電壓改變的狀態的電流通道，用於產生升壓的電荷不會丟失。因此，在恢復升壓時升壓會移回到其初始的電壓狀態。為此，可縮短用於重新設定操作和預充電的時間。因此，可獲得高速工作和高可靠性的半導體存儲器件。
權利要求
1．一種升壓電路，其特徵在於包含多個升壓電路單元，多個升壓電路單元的輸出連在一起，並各自具有升壓功能，對應於驅動信號產生高於電源電壓的升壓；電壓檢測電路，用於檢測升壓是否高於預定的電壓，當其檢測到所述升壓高於預定的電壓時，產生電壓控制信號；升壓控制電路，其響應所述電壓控制信號限制所述多個升壓電路單元的預定的幾個的升壓功能。
2．根據權利要求1所述的升壓電路，其特徵在於除所述預定的幾個以外的所述剩餘的幾個升壓電路繼續進行所述升壓操作。
3．根據權利要求1所述的升壓電路，其特徵在於所述多個升壓電路單元為第一和第二升壓電路單元，所述第二升壓電路單元為所述預定的升壓電路單元。
4．根據權利要求3所述的升壓電路，其特徵在於所述第一和第二升壓電路單元包括具有所述升壓功能的第一和第二升壓電路，所述第一升壓電路的電容大於所述第二升壓電路的電容。
5．根據權利要求1所述的升壓電路，其特徵在於所述多個升壓電路單元可以是第一到第三升壓電路單元，而所述預定的升壓電路單元可是所述第三升壓電路。
6．根據權利要求5所述的升壓電路，其特徵在於所述第一到第三升壓電路單元可是具有相同電容的電容器。
7．根據權利要求1到6的任何一項權利要求所述的升壓電路，其特徵在於所述升壓控制電路可停止所述預定升壓電路單元的所述升壓功能，以限制所述升壓功能。
8．根據權利要求1到6的任何一項權利要求所述的升壓電路，其特徵在於所述升壓電路包含在具有用於存儲單元陣列的字線的半導體存儲器件中，及響應地址的切換產生所述驅動信號，及可將所述被升高的電壓提供給對應於所述地址的所述其中的一個字線。
9．一種升壓的方法，其特徵在於包含響應驅動信號並通過多個輸出端連在一起並各自具有升壓功能的升壓電路單元產生高於電源電壓的升壓；檢測所述升壓是否高於預定的電壓，當檢測出所述升壓高於預定的電壓時產生電壓控制信號；及響應所述電壓控制信號限制所述多個升壓電路單元中的預定幾個升壓電路單元的所述升壓功能。
10．根據權利要求9所述的方法，其特徵在於所述限制步驟包括在除所述預定的升壓電路單元以外的剩餘的幾個所述多個升壓電路中連續進行所述升壓操作。
11．根據權利要求9所述的方法，其特徵在於所述多個升壓電路單元為第一和第二升壓電路單元，且所述第二升壓電路單元為所述預定的升壓電路單元，及其中所述第一和第二升壓電路單元包括第一和第二具有所述升壓功能的第一和第二電容器，而所述第一升壓電路單元的電容大於所述第二升壓電路單元的電容。
12．根據權利要求9所述的方法，其特徵在於所述多個升壓電路單元為第一到第三升壓電路單元，而所述預定的升壓電路單元為所述第三升壓電路單元，及其中所述第一到第三升壓電路單元具有電容相同的電容器。
13．根據權利要求9到12任何一項權利要求所述的方法，其特徵在於所述限制步驟包括停止所述預定的升壓電路單元的所述升壓功能的步驟。
14．根據權利要求9到12的任何一項權利要求所述的方法，其特徵在於所述升壓電路被包含在具有用於存儲單元陣列的字線的半導體存儲器件中，及所述方法還包含對應於地址的切換產生所述驅動信號；及將所述升壓提供給對應於所述地址的其中的一個所述字線。
全文摘要
升壓電路包含多個升壓電路單元;電壓檢測電路和升壓控制電路。多個升壓電路單元的輸出連在一起,並各自具有升壓功能。多個升壓電路單元對應於驅動信號產生高於電源電壓的升壓。電壓檢測電路檢測升壓是否高於預定的電壓,當其檢測到升壓高於預定的電壓時,產生電壓控制信號。升壓控制電路響應電壓控制信號限制多個升壓電路單元的預定的幾個的升壓功能。在此情況下,除預定的幾個以外的剩餘的幾個升壓電路繼續進行升壓操作。
文檔編號G11C11/407GK1233838SQ9910568
公開日1999年11月3日 申請日期1999年4月22日 優先權日1998年4月24日
發明者須藤直昭 申請人:日本電氣株式會社