在加電期間控制電路響應的裝置的製作方法
2023-04-23 02:58:46 1
專利名稱：在加電期間控制電路響應的裝置的製作方法
技術領域：
本發明涉及在加電期間控制如存儲器晶片等集成電路(ICs)或晶片。
加電(power-up)是指為使晶片工作而向晶片加電使之初始化。初始化過程是將晶片內部信號設置為初始邏輯電平。邏輯電平包括邏輯低或0，邏輯高或1。一般0相當於零電位，而1相當於晶片的工作電壓VDD。
一般來說，IC包括各種不同的工作模式，如正常和測試模式，或執行各種不同的功能。不同的晶片模式或功能由一個或多個外部控制信號控制。激勵一個或多個此類控制信號可使晶片工作在一定的工作模式下或執行特定的功能。這些外部控制信號或系統電平信號由系統內其它ICs晶片產生。晶片的某些外部控制信號通常為有效的低電平信號。
事實上，無法預知某些外部控制信號是不是有效的低電平信號。例如，至少在系統電平，各個ICs不是同時加電的。當晶片加電時，晶片的內部信號被初始化並被置為指定電平。晶片就緒信號的發出意味著晶片已經初始化完畢並可以工作。典型地，當工作電壓加至IC的各個子電路使之達到預定電平時，就會發出晶片就緒信號。
然而，系統內不同的晶片佔用不同的加電時間。這樣，就有可能一個(第一)晶片先於另一(第二)晶片發出就緒信號。例如，如果第二晶片為第一晶片產生外部控制信號，問題就發生了。因為當第一晶片的某些控制信號為有效的低電平時，第二晶片的不完全初始化會使第一晶片的外部控制信號處於有效和非預期狀態。例如這會使IC無意中進入測試模式，取決於控制信號的起用。正如所屬領域的技術人員所知道的，這樣的結果不是人們所希望的，因為用戶可能認為晶片正工作於正常模式。
傳統的做法是，為保證IC工作於預定的或正常模式，控制信號會在IC進入正常工作模式前循環數個附加時間段。為解釋上述問題，下面將說明在傳統的動態隨機存儲器(DRAM)IC中如何會遇到這樣的問題。
在以下的討論中，包括對本發明的詳細說明，附標「n」或「p」可附加於控制信號或作為它的首字母縮寫。「n」表示當此信號為「低電平」(即有效的低)時為有效的，「p」指當此信號為「高電平」(即有效的高)時為有效的。
圖1表示例如計算機系統的DRAM晶片7和存儲控制器9。在系統加電期間，工作電壓VDD和地電位(GND)提供給包括控制器和存儲晶片在內的各個電路。晶片內的升壓激勵電路(boost pump)60接收VDD和GND並產生一個「提升」電壓VPP作為響應。VPP，其幅度一般大於VDD，被分配給晶片內各個子電路。另外，升壓激勵電路60提供一個CHRDYp信號。當VPP到達所希望的電平時，升壓激勵電路產生一個有效的CHRDYp信號，表示各晶片已準備就緒可以工作了。
存儲器晶片與控制器通過RASn、CASn和WEn信號相聯繫。這些信號來自控制器，並且連至存儲器晶片作為外部控制信號，以支配存儲器晶片的功能。具體地，RASn是存儲器晶片的外部主控信號。這樣，RASn需為有效的以便開始工作。例如，當行地址為有效時，使RASn降為低電平時，一次例行的記憶存取就開始了。當列地址被激勵時，CASn降為低電平。存取操作或為讀出或為寫入，取決於WEn是高電平還是低電平。
RAS接口50接收RASn和CHRDYp信號作為輸入，並提供一個輸出RAS內部(RINTp)信號。RINTp是個內部信號，用以與CAS和WEn一起來控制各個子電路。正如所示那樣，當CHRDYp和RASn都有效時，RINTp也是有效的。
存儲器晶片也包括不同的工作模式，如正常和測試模式。測試模式使用戶能測試存儲器晶片。在測試模式中，如讀和寫等存儲器存取操作與正常模式不同。設置測試模式解碼器80用來控制晶片的工作模式。它接收RINTp、CASn和WEn信號，並產生輸出信號TMp。有效的TMp信號使存儲器晶片工作在測試模式下。由於RINTp來自RASn，它有效地起著確定晶片工作模式的作用。
在常規的DRAMs中，在加電期間會出現一個問題。當CHRDYp變有效時，若RASn、CASn和WEn信號也為有效的，則存儲器晶片進入測試模式。由於RASn、CASn和WEn是有效的低電平信號，這種情況就很容易發生。例如，若控制器初始化的時間長於存儲器晶片，當CHRDYp有效時，由於控制器還沒有完全加電，RASn、CASn和WEn都是低電平的。在這種情況下就會引起存儲器晶片無意中進入測試模式，使晶片工作狀態改變。
因此，由上面的討論可知，防止IC在加電期間無意進入非預期的模式是我們所希望的。
一個實施本發明的電路包括一個電源電路，它響應於外加工作電壓，以產生內部工作電壓及指示內部工作電壓狀態的第一控制電壓。當內部工作電壓達到預定值時，第一控制信號由非有效(inactive)狀態變為有效(active)態。具有有效態和非有效態的第一控制信號和外部供給的第二控制信號被送至一個響應於這兩個控制信號的門電路。這個門電路產生第三(內部)控制信號，該信號只有在如下情況才變為有效態，即第二控制信號為非有效態而第一控制信號為有效態，隨後第二控制信號由其非有效態變為有效態而第一控制信號仍為有效態。
在本發明的一個實施例中，電源電路和門電路都是存儲電路的一部分，存儲電路包括排列成行和列的存儲器單元列陣及選擇存儲器列陣的激勵行的行解碼器。解碼器包括輸入裝置，用來接收待解碼的地址信號，以選擇存儲器列陣的特定行。第三控制信號用來控制行解碼器的可操作性，只有當第三控制信號為有效態時行解碼器才被啟動。
本發明的實施例也可包括預充電電路，它與行解碼電路耦合，響應於非有效態的第三控制信號，將行解碼器預充電並輸出去激勵狀態信號。
在實施本發明的存儲器電路中，外加行地址選通信號(RASn)被送至控制電路，而晶片就緒信號(CHRDYp)也送到控制電路。當為使存儲器電路工作而產生的內部電壓達到可工作的電平時，CHRDYp信號變為有效態。控制電路產生一輸出信號，定義為內部行地址選通信號(RINTp)，用以控制行解碼器，行解碼器驅動存儲譯列陣的各個行。RTNTp信號只在以下情況下才成為有效態，即RASn信號為非有效而CHRDYp信號為有效時，然後RASn信號由非有效態變為有效態，而CHRDYp仍為有效態。這就保證了晶片在加電時不會工作在非預期的模式下。
在各附圖中，同樣的參考標記表示同樣的元件；圖1是現有技術的存儲器系統的部分的框圖；圖2是本發明的控制電路的框圖；圖3是實施本發明的控制電路的示意圖；圖4A-B是依照本發明產生的控制信號的波形圖。
本發明涉及一種控制電路，它控制集成電路(IC)在加電期間的響應。為便於討論，在上下文中對本發明的描述是以存儲器IC或晶片為例的，如隨機存取存儲器(RAMs)，包括動態RAMs(DRAMs)、靜態RAMs(SRAMs)和同步DRAMs(SDRAMs)。然而，本發明也可應用於一般的ICs。
本發明的控制電路參見圖2。控制電路用來控制晶片的加電，以產生所需的響應。如圖所示，控制電路包括邏輯電路，它響應於內部和外部信號320和330而產生輸出信號340。例如，內部信號是表示晶片加電的信號。外部信號是控制信號，表示對晶片的存取操作。此外，外部信號也是用來確定IC工作模式的信號。例如輸出信號340是個內部控制信號，在有效時使晶片工作。
控制電路禁止IC在加電期間進入非預期的工作模式。在一個實施例中，當外部輸入信號已是有效的，或是當內部信號成為有效態，外部輸入信號大致同時成為有效態，控制電路則與外部信號無關，直至下次外部信號在非有效態後變為有效態時為止。事實上，在這種情況下控制電路的作用就是使外部控制信號即使是有效的也像是非有效的一樣。
因此，當內部輸入信號320變為有效態時，如果外部信號為有效態，控制電路則禁止輸出信號340變為有效態。在外部信號轉變為非有效態然又回到有效態後，輸出信號變換為有效態。因此，在外部控制信號330變為有效態時或變為有效態後，如果內部信號320是有效的，輸出信號變換至其有效態則被延遲一個外部控制信號周期。這就保證了產生外部控制信號的IC加電，並在接到準備工作的該信號時準備工作，從而防止IC進入非預期的工作模式。另一方面，當外部控制信號變為有效態時，若內部信號已是有效的，則輸出信號340不等待的變換到有效態。在這種情況下，無需再等下一個外部控制信號周期，因為產生外部控制信號的IC已加電並準備就緒了。
在另一個實施例中，例如控制電路300取代了存儲器晶片的RAS接口，如圖1所示。當用作RAS接口時，內部信號320是加電或晶片就緒信號(CHRDYp)，而外部控制信號330是行地址選通信號(RASn)。響應於CHRDYp和RASn信號而產生的輸出信號用作RINTp信號。這樣，通過確保利用有效的CHRDYp和RASn使RINTp在去激勵前是有效的，控制電路防止了晶片在非預期的模式下工作參見圖3，該圖是一例示的控制電路300。例如這個控制電路用於如DRAM、SDRAM或SRAM等存儲器晶片中。這個電路含有輸入端91，「外」行地址選通輸入信號(RASn)加到該端和輸入端93，也記作CHRDYp的晶片就緒信號(p)加至此端。CHRDYp信號是有效的高信號(亦即，當它為有效態時，處於高態或高電平)。在加電期間當內部電壓(如圖1的升壓激勵電路60中的VPP)達到足以保證電路可靠的工作的電平時，CHRDYp變為有效的。當內部電壓幅度不足時，CHRDYp保持非有效態(低電平)。「外部」供給的行地址選通信號，也記作RASn，是有效的低信號(亦即，當它為有效態時，處於低態或低電平)。它是主控信號。在實施本發明的電路中，RASn是門控的以產生一個內部RAS信號，也表示為RINTp，它是有效的高電平信號，用於晶片內部。
如圖3所示，反相器I1使RASn信號反相。在外部控制信號為有效的高電平的應用中，可不用反相器。觸發器(FF)接收反相的RASn信號和CHRDYp信號。作為例子，觸發器可以是設置-復位型觸發器(R-S FF)。R-S FF由第一和第二與非門ND1和ND2組成。與非門ND1和ND2的一個輸入端分別作為R-S FF的S和R端。反相器I1的輸出送至S端，CHRDY信號則加至R端。ND1的輸出OD1連(並反饋)至ND2的第二輸入端，而ND2的輸出OD2連(並反饋)至ND1的第二輸入端。這樣連接，使ND1和ND2交叉耦合形成設置-復位觸發器。
ND2的輸出OD2，也就是FF的輸出，被用作GATE RASINTERNAL(GRINTp)信號。GRINTp信號加至雙輸入「或非」門NR1的第二輸入端。RASn加至「或非」門NR1的一個輸入端。NR1的輸出，亦即控制電路的輸出，是內部RINTp信號。正如下面所討論的，響應於經受GRINTp信號的控制或門控的RASn信號產生RINTp。然後RINTp被分配給晶片7的各個電路，以使某個晶片工作。
與現有技術系統中產生RINTp的途徑形成鮮明的對照，只當CHRDYp變為有效態而RASn是非有效的，RINTp才變為有效態。當CHRDYp變為有效態時，若RASn是有效的，RINTp則保持非有效態，直至RASn轉變為非有效態然後又回到有效態為止。這就保證了存儲器晶片不會進入非預期的工作模式。
控制電路用CHRDYp信號來產生一門控(控制)信號，記作GRINTp，它可用來使RINTp處於非有效態。當CHRDYp信號是非有效的(即，低電平)時，無論RASn信號是什麼狀態，ND2的輸出，即GRINTp信號，都處於「高」態。當GRINTp為「高」態時，高電平信號加至NR1的輸入端。這就使定義為RINTp信號的NR1的輸出保持或被驅動至低電平，使RINTp處於其非有效態。因此，只要CHRDYp信號是非有效的(在其低態)，則RINTp也保持非有效態。
如上所述，在CHRDYp信號變為有效態(即，變為高態)後，RINTp只能成為有效的。而且，當CHRDY變為有效態時，RINTp的激勵取決於RASn信號的條件或狀態。
在加電期間當CHRDYp變為有效態(它的高態)時，外部RASn信號可以是(a)有效的(即，在其低態)，定義為第一種情況；(b)非有效的(即，在其高態)，定義為第二種情況。
第一種情況若在加電期間，當CHRDYp變為有效態時，RASn是有效的(低電平)，RINTp就會因來自CHRDYp信號的門控信號(GRINTp)而成為非有效的(保持低電平或驅動至低電平)。RINTp將保持非有效態，直至RASn由有效態變為非有效態，而後再由其非有效態(即，高電平)轉變為有效態(即，低電平)。當RASn在保持非有效態後變為有效態(即，低電平)，而CHRDYp仍為高電平(有效態)時，RINTp將處於有效態。當RINTp被驅動至有效態(高電平)時，則開始第一DRAM循環。
現在檢驗一下控制電路對當CHRDYp信號變為有效態(即，高電平)時RAS成為有效態(低電平)情況作出的響應。當CHRDYp信號變為有效態(即，由「低」變為「高」)時，它以前的低態曾使ND2的輸出OD2變為高電平。當CHRDYp變為高電平時，ND2的輸出保持高電平。在RASn變為低電平，而CHRDYp由低電平變為高電平時，ND1的兩個輸入都是高電平，因而其輸出OD1保持低電平。OD1的低電平加至ND2的輸入端，使ND2的輸出GRINTp保持高態，使得RINTp保持其低態(非有效)。
當RASn隨後又達到其非有效態(即，高電平)時，I1的輸出(即RASn的反相)變為低電平，使得ND1的輸出OD1變為高電平。OD1加至ND2的一個輸入端，而CHRDYp加至ND2的另一輸入端。ND2的兩個輸入端現在都是高電平，其輸出GRINTp則被驅動至低電平。這個低電平被反饋至ND1的一個輸入端，這樣保證了ND1的輸出保持高電平。然而，由於RASn是高電平並加至NR1的一個輸入端，NR1的輸出保持低電平，因而RINTp保持其低電平(或非有效態)。此後，當RASn信號變為有效態(低電平)時，NR1的輸出RINTp變為高電平。上述信號循環的圖示見圖4A。
參見圖4A，注意到，在t1時，當CHRDYp變為有效態(加電)時，若RASn已是有效的(低電平)，GRINTp信號將禁止從時間t1到RASn變為非有效態的t2產生RINTp。在t2時，當RASn變為非有效態時，RINTp保持非有效態。在t3時，RASn變為有效的低態，使得RINTp變為高電平。由於直至t3時禁止產生有效的RINTp信號，就防止了存儲器晶片無意中進入測試模式。
第二種情況當CHRDYp在加電期間(或加電時)變為有效態(它的高電平態)，而RASn為非有效態(它的高電平態)時，CHRDYp信號的「高」狀態使得門控信號GRINTp變為非有效態。正如所討論的，有效的GRINTp信號限制RINTp成為有效的。這樣，當RASn隨後變為有效態時(低電平)，RINTp能夠變換到其有效態(高電平)，使第一及其後所有的DRAM循環得以開始。
參見圖3，假定在起始時CHRDYp信號是非有效的(即，低電平)，RASn信號也是非有效的(即，高電平)。在這種信號條件下，CHRDYp低電平信號加至ND1的一個輸入端，使其輸出(GRINTp)變為高電平。高電平的GRINTp信號和RASn高電平信號一起加至NR1的輸入端。這兩個高電平信號中無論哪一個都足以使NR1的輸出(就是RINTp)變為低電平，使RINTp處於非有效態。若RASn為高電平，則I1的輸出為低電平，並驅動ND1的輸出成為高電平。因此，即使ND1和ND2是交叉耦合的，其輸出都是高電平。
隨後，當CHRDYp信號變為有效態(即，高電平)，而RAS信號保持非有效(即，高電平)時，ND2的兩個輸入都成為高電平，使得ND2的輸出(GRINTp)變為低電平。這個低電平被反饋至ND1的一個輸入端，使其輸出成為高電平。
然後，ND2(低電平)的輸出和ND1(高電平)的輸出在ND1和ND2間交叉耦合。還應注意，當GRINTp變為低電平時，消除了禁止RINTp升高的條件。因此，在上述循環之後，當RASn變為有效態(即，低電平)時，NR1的兩個輸入端降為低電平，NR1的輸出(即，RINTp)則升為高電平，這就是RINTp的有效(高電平)條件。所以，當RASn由高電平變為低電平時，NR1的輸出RINTp成為高電平，啟動DRAM的第一及以後的所有循環。這樣，用圖2的電路代替圖1中的電路50，就可避免在非預期的模式下工作的問題。
概括一下控制電路，圖3的RS-FF 410的輸出被轉為邏輯低，即非有效的GRINTp。一旦GRINTp為非有效態，當RASn又成為有效態時，通過「或非」門NOR1可使RINTp變為有效態。由此，RINTp反相地跟隨RASn的變化。
已用DRAM對本發明作了說明。然而，應能理解，本發明也能用於SRAMs、SDRAMs或任何其他的存儲器系統。而且，雖然本發明是用存儲器晶片加以說明的，但對於任何在加電時需要預先確定某些信號順序的電路，本發明顯然都是有用的。再者，控制電路是參照某一特定實施例來描述的。當然，其它控制電路也可用來達到所需的邏輯功能。使用「或非」門構成的觸發器只是作為例子。因此，本發明的範圍並非由上述說明加以限定，而是由權利要求書及其等同物限定。
權利要求
1．一種存儲器晶片，包括產生內部控制信號的控制電路，它包括接收第一輸入信號的第一輸入端，具有有效態和非有效態，有效態表示存儲器晶片已準備就緒可以工作，非有效態表示存儲器晶片還未就緒不能工作，接收第二輸入信號的第二輸入端，具有有效態和非有效態，輸入信號是個外部控制信號，在有效態時外部控制信號使存儲器晶片開始工作，傳送輸出信號的輸出端，輸出信號具有響應於第一和第二輸入信號的有效態和非有效態，輸出信號是內部控制信號，其中當第一或第二輸出信號為非有效態時，控制電路使輸出信號處於非有效態，當第一信號為有效態接著第二信號也變為有效態時，控制電路使輸出信號變為有效態。
全文摘要
本發明的電路包括有門控電路,它響應具有有效態和非有效態第一控制信號和第二外加控制信號。第一控制信號由電源電路產生,電源電路響應所用外加工作電壓而產生「內部」工作電壓,產生的第一控制信號在內部工作電壓達到預定值時為有效態。門控電路的輸出產生第三控制信號,在第一控制信號已處於並保持其有效態,且只當第二控制信號由非有效態變為有效態時,第三控制信號才能啟動。門控電路防止晶片在加電時工作在非預期模式下。
文檔編號G11C11/401GK1206198SQ9810958
公開日1999年1月27日 申請日期1998年6月9日 優先權日1997年6月27日
發明者馬丁·布羅克斯, 弗朗茲·弗賴馬瑟, 邁克·基利安, 納奧卡茨·米亞馬基, 西洛·沙夫洛瑟 申請人:西門子公司, 株式會社東芝