一種大馬士革製造工藝的製作方法

2023-04-23 04:53:46 2

專利名稱：一種大馬士革製造工藝的製作方法
技術領域：
本發明涉及 半導體製造領域，尤其涉及一種大馬士革製造工藝。
背景技術：
隨著半導體集成電路特徵尺寸的持續減小，後段互連電阻電容(Resistor Capacitor，簡稱RC)延遲呈現增加的趨勢，而為了減少後段互連RC延遲，銅互連逐漸取代鋁互連成為主流工藝，同時引入了低介電常數(Low-k)材料。在銅互連工藝中，由於銅原子在介電材料和矽中有高的遷移率，易於擴散，會引起電路失效，因此，通常銅大馬士革工藝澱積金屬銅前會在通孔和溝槽側壁及其底部澱積可防銅擴散金屬阻擋層，且在平坦化工藝後於銅上澱積可防銅擴散的介電阻擋層，也作為刻蝕阻擋層，以抑制銅原子在介電層中的擴散。然而，通常介電阻擋層介電常數比引入的 low-k材料高得多。為了降低介電層有效介電常數，有效的方式之一是降低介電阻擋層的厚度，甚至不使用介電阻擋層。另外，隨著特徵尺寸減小銅互連線路電流密度顯著增加，特別是在45nm及以下工藝中，銅互連線路電子遷移(Electro-Migration，簡稱EM)和應力遷移(Stress Migration，簡稱SM)已經成為更為嚴重的可靠性問題。其中，銅的電子遷移問題主要產生於銅與其上介電阻擋層之間的界面；由於與介電阻擋層相比，金屬阻擋層與銅有更好的粘附性，所以，可通過在銅上表面覆蓋一層金屬阻擋層來改善電子遷移可靠性問題。但是，由於金屬阻擋層是可導電的，且金屬阻擋層僅能保留在金屬銅上，即介電層中不能包含有金屬阻擋層，在金屬銅表面選擇性形成金屬阻擋層成為關鍵。所以，可使用澱積金屬銅後的化學機械研磨過程中在銅互連線上直接形成低於介電層一定深度的銅凹槽，如美國專利(專利號US6709874，Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation)； 同時，也可在澱積金屬銅及化學機械研磨平坦化工藝後採用反向電鍍銅(Reverse Electrochemical Plate,簡稱Reverse-ECP)工藝移除銅互連線上一定深度的銅形成低於介電層的銅凹槽，如美國專利(專利號US6706625，Copper recess formation using chemical process for fabricating barrier cap for lines and vias) ；^jp^IH]^φ 選擇性形成金屬阻擋層，改善了銅互連可靠性。然而，其會增加互連線電阻或電容，惡化銅互連線RC延遲。

發明內容
本發明公開了一種大馬士革製造工藝，其中，包括以下步驟
步驟Sl 在一襯底上澱積介電層，採用大馬士革刻蝕工藝刻蝕介電層以形成銅互連線溝槽；
步驟S2 澱積金屬阻擋層覆蓋剩餘介電層的上表面、銅互連線溝槽的側壁及其底部， 電鍍填充金屬銅充滿銅互連線溝槽後，進行平坦化處理，去除覆蓋在剩餘介電層的上表面上的金屬阻擋層及金屬銅後，在銅互連線溝槽中形成銅凹槽；
步驟S3 澱積金屬保護層覆蓋剩餘介電層和剩餘金屬阻擋層的上表面、銅凹槽的底部及其側壁，進行平坦化處理，去除覆蓋剩餘介電層和剩餘金屬阻擋層的上表面上的金屬保護層，形成第一金屬層；
步驟S4 澱積第二介電層覆蓋第一金屬層，採用雙大馬士革刻蝕工藝刻蝕第二介電層以形成銅互連線通孔和溝槽，重複上述工藝步驟S2和S3，於第一金屬層上製備第二金屬層。上述的大馬士革製造工藝，其中，重複第二金屬層工藝製備包含有至少三層金屬層的器件結構。上述的大馬士革製造工藝，其中，採用化學氣相澱積或旋轉塗覆工藝澱積介電層和第二介電層。上述的大馬士革製造工藝，其中，介電層和第二介電層的材質為低介電常數材料。上述的大馬士革製造工藝，其中，採用化學機械研磨工藝進行平坦化處理。上述的大馬士革製造工藝，其中，直接採用化學機械研磨或在其後繼續進行反向電鍍銅或溼法工藝形成銅凹槽。上述的大馬士革製造工藝，其中，採用物理氣相澱積、化學氣相澱積或原子層澱積工藝製備金屬保護層。上述的大馬士革製造工藝，其中，金屬保護層的材質為單層TiN、Ti、TaN, Ta、WN、W 或雙層 Ti/TiN、Ta/TaN、W/WN 等。上述的大馬士革製造工藝，其中，採用物理氣相澱積、化學氣相澱積或原子層澱積工藝製備金屬阻擋層。上述的大馬士革製造工藝，其中，金屬阻擋層的材質至少包含TiN、Ti、TaN、Ta、WN、 W等中的一種。綜上所述，由於採用了上述技術方案，本發明提出一種大馬士革製造工藝，通過在銅互連線上覆蓋可防銅擴散的金屬保護層，並且不在銅互連線上覆蓋介電阻擋層， 不僅相應提高了銅互連線電子遷移(Electro-Migration，簡稱EM)和應力遷移(Stress Migration,簡稱SM)的可靠性，而且能夠改善銅互連RC延遲問題。


圖1-10是本發明大馬士革製造工藝結構流程示意圖。
具體實施例方式下面結合附圖對本發明的具體實施方式
作進一步的說明
圖1-10是本發明大馬士革製造工藝結構流程示意圖。如圖1-10所示，本發明一種大馬士革製造工藝
首先，採用化學氣相澱積(Chemical Vaporous D印osition，簡稱CVD)或旋轉塗覆 (Spin-on Deposition,簡稱SOD)工藝，在襯底11上澱積材質為SiOCH的低介電常數 (Low-k)材料的第一介電層12以覆蓋襯底11 ；其中，第一介電層12上表面優選的覆蓋一層可犧牲Si02保護層(圖中未標示)，以保護Low-k材料，而可犧牲Si02保護層在後續CMP過程中去除；繼續採用單大馬士革刻蝕工藝刻蝕第一介電層12至襯底11，以形成嵌入刻蝕後剩餘第一介電層13內的銅互連線溝槽14。之後，採用物理氣相澱積(Physical Vapor D印osition，簡稱PVD)、化學氣相澱積或原子層澱積(Atomic Layer Deposition,簡稱ALD)工藝，澱積材質為TiN、Ti、 TaN, Ta、WN、W等中的一種或多種的第一金屬阻擋層15，以覆蓋剩餘第一介電層13的上表面、銅互連線溝槽14的側壁及其底部；物理氣相澱積銅籽晶層；然後，採用電化學鍍銅 (Electrochemical plating copper process，簡稱 ECP)工藝電鍍填充金屬銅 17 充滿覆蓋有第一金屬阻擋層15的銅互連線溝槽16，並採用化學機械研磨(Chemical Mechanical Polishing，簡稱CMP)工藝對金屬銅17進行平坦化處理，研磨至剩餘第一介電層13，去除剩餘第一介電層13上表面的金屬銅和第一金屬阻擋層後，可以繼續採用CMP、反向電鍍銅 (Reverse-ECP)或溼法工藝去除部分位於覆蓋有第一金屬阻擋層15的銅互連線溝槽16中的 金屬銅的上部，以形成位於第一互連線19上的銅凹槽1，其中，銅凹槽1的底部低於剩餘第一介電層13的上表面，即銅凹槽的深度為H (H > 0)。然後，採用採用物理氣相澱積(Physical Vapor D印osition，簡稱PVD)、化學氣相澱積或原子澱積(Atomic Layer D印osition，簡稱ALD)工藝，澱積材質為單層TiN、Ti、TaN、 Ta、WN、W或雙層Ti/TiN、Ta/TaN、W/WN等的第一金屬保護層20，以覆蓋剩餘第一介電層13 的上表面、位於銅凹槽1的側壁上的剩餘第一金屬阻擋層18及第一互連線19，並採用化學機械研磨工藝對第一金屬保護層20進行平坦化處理，研磨至剩餘第一介電層13，以去除剩餘第一介電層13和剩餘第一金屬阻擋層18的上表面上的第一金屬保護層，形成充滿銅凹槽1的金屬保護層21，構成第一金屬層2 ；其中，可根據需求在化學機械研磨工藝時保留厚度為h (H > h > 0)的金屬保護層21，同時去除剩餘部分剩餘第一介電層13上部，以使得其上表面與金屬保護層21的上表面在同一水平面上。之後，採用化學氣相澱積(Chemical Vaporous D印osition，簡稱CVD)或旋轉塗覆 (Spin-on D印osition，簡稱SOD)工藝，澱積與第一介電層12相同材質的第二介電層22， 以覆蓋第一金屬層2的上表面；其中，在第二介電層22上表面同樣優選的覆蓋一層可犧牲 Si02保護層(圖中未標示)，以保護Low-k材料，而可犧牲Si02保護層在後續CMP過程中去除；繼續採用雙大馬士革刻蝕工藝刻蝕第二介電層22至第一金屬層2的上表面上，以形成嵌入刻蝕後剩餘第二介電層23內的銅互連線通孔和溝槽24 ；繼續採用和製備第一金屬層2 相同的工藝步驟，製備第二金屬層3。其中，可以根據需求重複製備第二金屬層3的工藝流程繼續製備第三金屬層甚至多層金屬層，其中，由於能夠避免在刻蝕後澱積金屬阻擋層前使用還原氧化銅的反應預清洗(RPC)步驟，從而避免了 RPC對介電層側壁的損傷。綜上所述，由於採用了上述技術方案，本發明提出一種大馬士革製造工藝，通過在金屬互連線上覆蓋金屬保護層，可相應提高金屬互連線電子遷移(Electro-Migration，簡稱EM)和應力遷移(Stress Migration，簡稱SM)的可靠性；另外，金屬互連線上覆蓋的金屬保護層不僅可防止銅擴散，也可作為雙大馬士革結構刻蝕阻擋層，不在金屬互連線上覆蓋介電阻擋層，改善了銅互連線RC延遲問題。通過說明和附圖，給出了具體實施方式
的特定結構的典型實施例，基於本發明精神，還可作其他的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為局限。 對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。 因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認 為仍屬本發明的意圖和範圍內。
權利要求
1.一種大馬士革製造工藝，其特徵在於，包括以下步驟步驟Sl 在一襯底上澱積介電層，採用大馬士革刻蝕工藝刻蝕介電層以形成銅互連線溝槽；步驟S2 澱積金屬阻擋層覆蓋剩餘介電層的上表面、銅互連線溝槽的側壁及其底部， 電鍍填充金屬銅充滿銅互連線溝槽後，進行平坦化處理，去除覆蓋在剩餘介電層的上表面上的金屬阻擋層及金屬銅後，在銅互連線溝槽中形成銅凹槽；步驟S3 澱積金屬保護層覆蓋剩餘介電層和剩餘金屬阻擋層的上表面、銅凹槽的底部及其側壁，進行平坦化處理，去除覆蓋剩餘介電層和剩餘金屬阻擋層的上表面上的金屬保護層，形成第一金屬層；步驟S4 澱積第二介電層覆蓋第一金屬層，採用雙大馬士革刻蝕工藝刻蝕第二介電層以形成銅互連線通孔和溝槽，重複上述工藝步驟S2和S3，於第一金屬層上製備第二金屬層。
2.根據權利要求1所述的大馬士革製造工藝，其特徵在於，重複第二金屬層工藝製備包含有至少三層金屬層的器件結構。
3.根據權利要求1所述的大馬士革製造工藝，其特徵在於，採用化學氣相澱積或旋轉塗覆工藝澱積介電層和第二介電層。
4.根據權利要求1所述的大馬士革製造工藝，其特徵在於，介電層和第二介電層的材質為低介電常數材料。
5.根據權利要求1所述的大馬士革製造工藝，其特徵在於，採用化學機械研磨工藝進行平坦化處理。
6.根據權利要求1所述的大馬士革製造工藝，其特徵在於，直接採用化學機械研磨或在其後繼續進行反向電鍍銅或溼法工藝形成銅凹槽。
7.根據權利要求1所述的大馬士革製造工藝，其特徵在於，採用物理氣相澱積、化學氣相澱積或原子層澱積工藝製備金屬保護層。
8.根據權利要求1所述的大馬士革製造工藝，其特徵在於，金屬保護層的材質為單層 TiN, Ti、TaN, Ta、WN、W 或雙層 Ti/TiN、Ta/TaN、W/WN。
9.根據權利要求1所述的大馬士革製造工藝，其特徵在於，採用物理氣相澱積、化學氣相澱積或原子層澱積工藝製備金屬阻擋層。
10.根據權利要求1所述的大馬士革製造工藝，其特徵在於，金屬阻擋層的材質至少包含 TiN, Ti、TaN, Ta、WN、W 中的一種。
全文摘要
本發明涉及半導體製造領域，尤其涉及一種大馬士革製造工藝，通過在銅互連線上覆蓋可防銅擴散的金屬保護層，並且不在銅互連線上覆蓋介電阻擋層，不僅相應提高了銅互連線電子遷移和應力遷移的可靠性，而且能夠改善銅互連線RC延遲問題。
文檔編號H01L21/768GK102446823SQ20111026523
公開日2012年5月9日 申請日期2011年9月8日 優先權日2011年9月8日
發明者姬峰, 張亮, 李磊, 胡友存, 陳玉文 申請人:上海華力微電子有限公司